ZHCAD70E June   2021  – October 2025 AM2431 , AM2432 , AM2434 , AM6411 , AM6412 , AM6421 , AM6422 , AM6441 , AM6442

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 引言
    1. 1.1 用户指南使用指南
      1. 1.1.1 定制电路板原理图设计指南 — 用户指南中使用的参考文献
      2. 1.1.2 特定处理器系列用户指南
      3. 1.1.3 原理图设计指南
      4. 1.1.4 原理图审阅检查清单
        1. 1.1.4.1 用于所有原理图设计指南和原理图审阅章节的通用检查清单
          1. 1.1.4.1.1 定制电路板原理图设计实现检查清单小节说明
      5. 1.1.5 原理图自我审查期间用户指南使用的常见问题解答参考
    2. 1.2 处理器的处理器系列列表
      1. 1.2.1 AM64x [ALV] 处理器系列
      2. 1.2.2 AM243x [ALV] 处理器系列
    3. 1.3 原理图设计指南和原理图审查检查清单更新
  5. 2 相关配套资料
    1. 2.1 定制电路板原理图设计期间常用参考配套资料的链接
    2. 2.2 定制电路板设计硬件设计注意事项用户指南
  6. 3 处理器特定信息
    1. 3.1 选择处理器 OPN（可订购器件型号）
    2. 3.2 处理器特定数据表用例和用户指南编辑所引用的版本
    3. 3.3 外设实例命名约定 — 数据表和 TRM
    4. 3.4 不使用（未使用）时的处理器外设和 IO 连接
    5. 3.5 AM64x 和 AM243x 处理器系列的订购和质量信息
    6. 3.6 选择所需处理器 GPN（通用器件型号）和 OPN（订购器件型号）的检查清单
  7. 4 处理器电源架构
    1. 4.1 生成处理器特定和外设（所连接器件）电源导轨
      1. 4.1.1 基于电源管理 IC (PMIC) 电源架构
        1. 4.1.1.1 TPS65219 或 TPS65220 基于 PMIC 的电源架构检查清单
        2. 4.1.1.2 其他参考内容
      2. 4.1.2 基于分立式电源器件（DC/DC、LDO）的电源架构
        1. 4.1.2.1 分立式直流/直流
        2. 4.1.2.2 分立式 LDO
        3. 4.1.2.3 基于分立式电源器件（DC/DC、LDO）的电源架构检查清单
    2. 4.2 处理器电源导轨电源控制、时序和电源过载保护
      1. 4.2.1 负载开关（处理器电源导轨电源开关）
        1. 4.2.1.1 负载开关（处理器电源导轨电源开关）检查清单
      2. 4.2.2 电子保险丝 IC（电源开关和保护）
  8. 5 一般建议
    1. 5.1 处理器性能评估模块 (EVM) 或入门套件 (SK)
      1. 5.1.1 评估模块（入门套件）检查清单
    2. 5.2 处理器特定 EVM 或 SK 与数据表
      1. 5.2.1 有关元件选择的注意事项
        1. 5.2.1.1 串联电阻
        2. 5.2.1.2 并联拉电阻
        3. 5.2.1.3 驱动强度配置
        4. 5.2.1.4 处理器特定数据表建议
        5. 5.2.1.5 处理器 IO 保护 — 配置外部 ESD 保护器件
        6. 5.2.1.6 外设时钟输出串联电阻器
        7. 5.2.1.7 外设时钟输出下拉电阻器
        8. 5.2.1.8 元件选型检查清单
      2. 5.2.2 有关 EVM 或 SK 设计（原理图、电路板）和重复使用的其他信息
        1. 5.2.2.1 更新的 EVM 或 SK 原理图（添加了设计、审核和 CAD 注解）
        2. 5.2.2.2 EVM 或 SK 设计文件重用于定制电路板设计
          1. 5.2.2.2.1 EVM 或 SK 设计文件重复用于定制电路板设计 — 检查清单
      3. 5.2.3 EVM 或 SK 原理图页面排序（基于功能，重复使用）和 EVM 或 SK 电路板布局布线
    3. 5.3 处理器特定 SDK
    4. 5.4 开始定制电路板设计之前的一般设计建议（需了解）
      1. 5.4.1  处理器文档
      2. 5.4.2  处理器引脚属性（引脚排列）验证
      3. 5.4.3  器件比较、IOSET 和电压冲突
      4. 5.4.4  RSVD 预留引脚（信号）
      5. 5.4.5  PADCONFIG 寄存器注意事项
      6. 5.4.6  针对失效防护操作的处理器 IO（信号）隔离
      7. 5.4.7  引脚连接要求和处理器特定 EVM 或 SK 的参考
      8. 5.4.8  定制电路板高速接口设计指南
      9. 5.4.9  针对 LVCMOS (GPIO) 输出源电流或灌电流的建议
      10. 5.4.10 将慢速斜升信号（输入）或电容器负载（输出）连接到处理器 IO
      11. 5.4.11 定制电路板设计期间与处理器和处理器外设设计相关的疑问
      12. 5.4.12 开始定制电路板设计之前的一般设计建议（需了解）检查清单
      13. 5.4.13 连接器件建议
  9. 6 针对电源、时钟、复位、引导和调试的处理器特定建议
    1. 6.1 通用（处理器启动）连接
      1. 6.1.1 电源
        1. 6.1.1.1 内核和外设电源
          1. 6.1.1.1.1 电源斜升（压摆率）要求和动态电压调节
          2. 6.1.1.1.2 其他信息
          3. 6.1.1.1.3 处理器内核和外设内核电源检查清单
          4. 6.1.1.1.4 外设模拟电源检查清单
        2. 6.1.1.2 IO 组的 IO 电源
          1. 6.1.1.2.1 IO 组的 IO 电源检查清单
        3. 6.1.1.3 VPP 电源（电子保险丝 ROM 编程）
          1. 6.1.1.3.1 VPP 电源检查清单
        4. 6.1.1.4 其他信息
      2. 6.1.2 电源轨的电容器
        1. 6.1.2.1 其他信息
        2. 6.1.2.2 电源轨电容器检查清单
      3. 6.1.3 处理器时钟（输入/输出）
        1. 6.1.3.1 时钟输入
          1. 6.1.3.1.1 MCU_OSC0（高频率）时钟（内部振荡器）或 LVCMOS 数字时钟（外部振荡器）
          2. 6.1.3.1.2 EXT_REFCLK1（MAIN 域的外部时钟输入）
          3. 6.1.3.1.3 时钟输入检查清单 - MCU_OSC0
        2. 6.1.3.2 时钟输出
          1. 6.1.3.2.1 时钟输出检查清单
      4. 6.1.4 处理器复位
        1. 6.1.4.1 外部复位输入
        2. 6.1.4.2 复位状态输出
        3. 6.1.4.3 其他信息
        4. 6.1.4.4 处理器复位输入检查清单
        5. 6.1.4.5 处理器复位状态输出检查清单
      5. 6.1.5 引导模式的配置（针对处理器）
        1. 6.1.5.1 处理器引导模式输入隔离缓冲器用例和优化
        2. 6.1.5.2 启动模式配置
          1. 6.1.5.2.1 USB 引导模式注意事项
        3. 6.1.5.3 引导模式实现方法
        4. 6.1.5.4 其他信息
        5. 6.1.5.5 引导模式的配置（针对处理器）检查清单
    2. 6.2 使用 JTAG 和 EMU 进行定制电路板调试
      1. 6.2.1 使用时的 JTAG 接口和 EMU 信号
      2. 6.2.2 不使用时的 JTAG 接口和 EMU 信号
      3. 6.2.3 其他信息
      4. 6.2.4 使用 JTAG 和 EMU 检查清单进行定制电路板调试
  10. 7 处理器外设的电源、接口和连接
    1. 7.1 支持的处理器内核和 MCU 内核
    2. 7.2 IO 组的 IO 电源的电源连接
      1. 7.2.1 IO 组的 IO 电源的电源连接检查清单
    3. 7.3 存储器接口（DDRSS (DDR4/LPDDR4)、MMCSD (eMMC/SD 卡/SDIO)、OSPI/QSPI 和 GPMC）
      1. 7.3.1 DDR 子系统 (DDRSS)
        1. 7.3.1.1 DDR4 SDRAM（双倍数据速率 4 同步动态随机存取存储器）
          1. 7.3.1.1.1 存储器接口配置
          2. 7.3.1.1.2 布线拓扑和内存终端连接
          3. 7.3.1.1.3 用于 DDRSS 控制和校准的电阻
          4. 7.3.1.1.4 电源轨的电容器
          5. 7.3.1.1.5 数据位或字节交换
          6. 7.3.1.1.6 DDR4 实现检查清单
          7. 7.3.1.1.7 DDR4 VTT 端接实现原理图参考
        2. 7.3.1.2 LPDDR4 SDRAM（低功耗双倍数据速率 4 同步动态随机存取存储器）
          1. 7.3.1.2.1 存储器接口配置
          2. 7.3.1.2.2 布线拓扑和内存终端连接
          3. 7.3.1.2.3 用于 DDRSS 控制和校准的电阻
          4. 7.3.1.2.4 电源轨的电容器
          5. 7.3.1.2.5 数据位或字节交换
          6. 7.3.1.2.6 LPDDR4 实现检查清单
      2. 7.3.2 多媒体卡和安全数字 (MMCSD)
        1. 7.3.2.1 MMC0 - eMMC（嵌入式多媒体卡）接口
          1. 7.3.2.1.1 使用 MMC0 接口
            1. 7.3.2.1.1.1 IO 电源
            2. 7.3.2.1.1.2 eMMC 接口信号连接
            3. 7.3.2.1.1.3 eMMC（连接器件）复位
            4. 7.3.2.1.1.4 电源轨的电容器
          2. 7.3.2.1.2 不使用 MMC0 接口
          3. 7.3.2.1.3 MMC0 (eMMC) 检查清单
          4. 7.3.2.1.4 有关 eMMC PHY 的额外信息
          5. 7.3.2.1.5 MMC0 – SD（安全数字）卡接口
        2. 7.3.2.2 MMC1 – SD（安全数字）卡接口
          1. 7.3.2.2.1 IO 电源
          2. 7.3.2.2.2 信号连接
          3. 7.3.2.2.3 SD 卡电源开关 EN 复位逻辑
          4. 7.3.2.2.4 SD 卡接口信号的外部 ESD 保护
          5. 7.3.2.2.5 IO 组电源导轨的 IO 电源电容器
          6. 7.3.2.2.6 SD 卡接口 (MMC1) 检查清单
        3. 7.3.2.3 其他信息
      3. 7.3.3 八路串行外设接口 (OSPI) 或四路串行外设接口 (QSPI)
        1. 7.3.3.1 IO 电源
        2. 7.3.3.2 信号连接
        3. 7.3.3.3 OSPI/QSPI 器件复位
        4. 7.3.3.4 环回时钟
        5. 7.3.3.5 多个（连接）器件的接口
        6. 7.3.3.6 电源轨的电容器
        7. 7.3.3.7 OSPI0 或 QSPI0 外设接口实现检查清单
      4. 7.3.4 通用存储器控制器 (GPMC)
        1. 7.3.4.1 IO 电源
        2. 7.3.4.2 GPMC 接口
        3. 7.3.4.3 信号连接
          1. 7.3.4.3.1 GPMC NAND
        4. 7.3.4.4 存储器（连接的器件）复位
        5. 7.3.4.5 电源轨的电容器
        6. 7.3.4.6 GPMC 接口检查清单
    4. 7.4 外部通信接口（以太网（CPSW3G0 和 PRU_ICSSG）、USB2.0、USB3.0 (SERDES0)、PCIe (SERDES0)、UART 和 MCAN）
      1. 7.4.1 以太网接口
        1. 7.4.1.1  IO 电源
        2. 7.4.1.2  媒体独立接口（MAC 侧）
          1. 7.4.1.2.1 通用平台 3 端口千兆位以太网交换机 (CPSW3G0)
          2. 7.4.1.2.2 可编程实时单元和工业通信子系统 - 千兆位 (PRU_ICSSG)
          3. 7.4.1.2.3 其他信息
        3. 7.4.1.3  SysConfig-PinMux 工具的使用
        4. 7.4.1.4  MAC（数据、控制和时钟）接口信号连接
        5. 7.4.1.5  EPHY 复位
        6. 7.4.1.6  以太网 PHY（和 MAC）运行和媒体独立接口 (MII) 时钟
          1. 7.4.1.6.1 晶体用作处理器和 EPHY 的时钟源
          2. 7.4.1.6.2 用作时钟源的外部振荡器
          3. 7.4.1.6.3 处理器时钟输出 (CLKOUT0)
        7. 7.4.1.7  以太网 PHY 引脚配置 (strap)
        8. 7.4.1.8  外部中断 (EXTINTn)
          1. 7.4.1.8.1 外部中断 (EXTINTn) 检查清单
        9. 7.4.1.9  MAC（介质访问控制器）到 MAC 接口
        10. 7.4.1.10 MDIO（管理数据输入/输出）接口
          1. 7.4.1.10.1 MDIO 接口模式
        11. 7.4.1.11 包括磁性元件在内的以太网 MDI（介质相关接口）
        12. 7.4.1.12 电源轨的电容器
        13. 7.4.1.13 以太网接口检查清单
      2. 7.4.2 通用串行总线 (USB2.0)
        1. 7.4.2.1 USB0 接口（使用时）
          1. 7.4.2.1.1 配置为主机的 USB 接口
          2. 7.4.2.1.2 配置为器件的 USB 接口
          3. 7.4.2.1.3 USB 接口配置为双角色器件
          4. 7.4.2.1.4 USB Type-C
        2. 7.4.2.2 USB0 接口（不使用时）
        3. 7.4.2.3 其他信息
        4. 7.4.2.4 USB 接口检查清单
      3. 7.4.3 串行器和解串器 (SERDES0)
        1. 7.4.3.1 SERDES0 检查清单
        2. 7.4.3.2 SERDES0（使用时）
          1. 7.4.3.2.1 USB3SS0 - USB3.0 超高速接口配置
            1. 7.4.3.2.1.1 信号接口
              1. 7.4.3.2.1.1.1 USB3.0 超高速接口
                1. 7.4.3.2.1.1.1.1 USB3.0 超高速接口工作模式配置
            2. 7.4.3.2.1.2 未使用的 SERDES0 时钟连接
            3. 7.4.3.2.1.3 其他信息
            4. 7.4.3.2.1.4 USB3SS0 - USB3.0 超高速接口检查清单
          2. 7.4.3.2.2 外设组件互连 Express (PCIe) 接口配置
            1. 7.4.3.2.2.1 PCIe 工作模式的时钟配置
            2. 7.4.3.2.2.2 信号接口端接
            3. 7.4.3.2.2.3 PCIe 时钟 (REFCLK) 源
            4. 7.4.3.2.2.4 硬件复位（冷复位或基础复位）
            5. 7.4.3.2.2.5 PCIe 时钟请求 (PCIE0_CLKREQn) 信号
            6. 7.4.3.2.2.6 连接 PCIe 接口信号
            7. 7.4.3.2.2.7 PCIe 接口检查清单
        3. 7.4.3.3 未使用 SERDES0
      4. 7.4.4 通用异步收发器 (UART)
        1. 7.4.4.1 不使用时的 UART 接口
        2. 7.4.4.2 通用异步接收器/发送器 (UART) 检查清单
      5. 7.4.5 模块化控制器局域网 (MCAN)，具有完整 CAN-FD 支持
        1. 7.4.5.1 模块化控制器局域网检查清单
    5. 7.5 板载同步通信接口（MCSPI、FSI 和 I2C）
      1. 7.5.1 多通道串行外设接口 (MCSPI)
        1. 7.5.1.1 MCSPI 接口信号的连接
        2. 7.5.1.2 MCSPI 接口检查清单
      2. 7.5.2 FSI（快速串行接口）
        1. 7.5.2.1 FSI0 检查清单
      3. 7.5.3 内部集成电路 (I2C)
        1. 7.5.3.1 I2C 接口信号连接
        2. 7.5.3.2 I2C（开漏输出类型 IO 缓冲器）接口检查清单
        3. 7.5.3.3 I2C（仿真开漏输出类型 IO）接口检查清单
    6. 7.6 模数转换器 (ADC)
      1. 7.6.1 ADC0（使用时）
      2. 7.6.2 ADC0（未使用时）
      3. 7.6.3 ADC0 配置为输入 ADC0_DIG_TEST[0-7]
      4. 7.6.4 ADC0 检查清单
    7. 7.7 GPIO 和硬件诊断
      1. 7.7.1 通用输入/输出 (GPIO)
        1. 7.7.1.1 GPIO 连接和添加外部缓冲器
        2. 7.7.1.2 GPIO 与 MMC 接口进行多路复用
        3. 7.7.1.3 其他信息
        4. 7.7.1.4 GPIO 检查清单
      2. 7.7.2 板载硬件诊断
        1. 7.7.2.1 使用处理器电压监测器来监测板载电源电压
          1. 7.7.2.1.1 使用时电压监控输入连接
            1. 7.7.2.1.1.1 电压监视器检查清单
          2. 7.7.2.1.2 不使用时的电压监控输入连接
        2. 7.7.2.2 内部温度监测
          1. 7.7.2.2.1 内部温度监测检查清单
        3. 7.7.2.3 错误信号输出 (MCU_SAFETY_ERRORn) 的连接
        4. 7.7.2.4 高频振荡器 (MCU_OSC0) 时钟丢失检测
          1. 7.7.2.4.1 晶体或外部振荡器故障
    8. 7.8 EVM 或 SK 特定电路实现（重复使用）
    9. 7.9 在定制电路板启动期间执行电路板级测试
      1. 7.9.1 使用 Pinmux 工具的处理器引脚配置
      2. 7.9.2 原理图配置
      3. 7.9.3 将电源导轨连接到外部上拉电阻器
      4. 7.9.4 外设（子系统）时钟输出
      5. 7.9.5 通用板启动和调试
        1. 7.9.5.1 电路板启动、测试或调试的时钟输出
        2. 7.9.5.2 其他信息
        3. 7.9.5.3 通用板启动和调试检查清单
  11. 8 定制电路板原理图设计的自我审查
  12. 9 定制电路板布局注释（在原理图部分附近添加）和通用指南
    1. 9.1 布局布线注意事项
  13. 10定制电路板设计仿真
    1. 10.1 DDR-MARGIN-FW
  14. 11其他参考内容
    1. 11.1 涵盖 AM64x、AM243x、AM62x、AM62Ax、AM62D-Q1、AM62Px、AM62Lx 处理器系列的常见问题解答
    2. 11.2 常见问题解答 - 处理器产品系列和 Sitara 处理器系列
    3. 11.3 原理图审查（内部自检）与原理图审查需求（供应商）
    4. 11.4 处理器连接器件检查清单
  15. 12用户指南内容和使用情况摘要
  16. 13参考资料
    1. 13.1 AM64x
    2. 13.2 AM243x
    3. 13.3 常见参考文献
    4. 13.4 可用常见问题解答主列表 - 按处理器系列
    5. 13.5 可用常见问题解答主列表 - Sitara 处理器系列
    6. 13.6 常见问题解答，包括相关软件
    7. 13.7 有关连接器件的常见问题解答
  17.   A 术语
  18.   修订历史记录

7.4.1.13 以太网接口检查清单

通用

检查并验证定制原理图设计的以下内容：

  1. 已查看用户指南上文中的“所有章节的通用检查清单”章节。
  2. CPSW3G0 和 PRU-ICSSG0、PRU-ICSSG1 的 MAC 接口配置
  3. TDx 信号和 EPHY RDx 信号上的串联电阻器
  4. 处理器 MAC 接口信号和 EPHY（所连接器件）之间的 IO 电平兼容性。
  5. MAC 到 MAC 接口连接
  6. 处理器和 EPHY 时钟规格匹配。
  7. RMII 接口的 EPHY 和处理器 MAC 的时钟设置。
  8. MDIO 接口和 EPHY 地址配置。
  9. EPHY 复位逻辑的实现。
  10. 两个 EPHY 复位逻辑的实现。
  11. 以太网接口 IOSET 组合
  12. MDIO 接口 MDC（时钟信号）上的上拉电阻是可选项（EPHY 可能有内部下拉电阻；建议验证 EPHY 数据表中拉电阻的可用性）。

原理图审阅

定制原理图设计请遵循以下列表：

  1. 建议将用于处理器和 EPHy 电源轨的大容量电容器和去耦电容器与 EVM 或 SK 原理图实现进行比较（使用 TI EPHY 时）。
  2. 电源轨连接遵循 ROC
  3. CPSW3G0 支持 RGMII 和 RMII 配置。PRU-ICSSG、PRU-ICSSG1 支持 RGMII 和 MII
  4. 提供了靠近处理器 MAC TDx 输出引脚的处理器 MAC 发送信号 TDx 的串联电阻器配置，并使用初始值 (0Ω)。可以实现靠近所连接器件的可选 0Ω 串联电阻器的 RDx 信号。
  5. 处理器 MAC 和 EPHY（所连接器件）之间具有 IO 级兼容性。建议将所连接器件 IO 电源和以接口信号为基准的 IO 组 IO 电源 VDDSHV1 或 VDDSHV2 连接到同一个电源。
  6. 使用 TI EPHY 时，将用于所有 EPHY 电源轨的大容量电容器和去耦电容器与 EVM 或 SK 原理图进行比较
  7. 当使用 MAC 到 MAC 接口时，建议验证 IO 电平兼容性、失效防护运行情况（当两个处理器 MAC 以不同的电源为基准（由其供电）时）以及时钟规格匹配。
  8. 可以为每个 EPHy 使用具有内部振荡器或外部振荡器的晶体，也可以使用具有缓冲器的通用外部振荡器（输出取决于用例）。
  9. 建议匹配 EPHy 和处理器时钟规格。
  10. RMII 接口的 EPHy 和处理器 MAC 的时钟设置，包括添加缓冲器（根据 EPHY 配置）和时钟架构（使用具有多个输出的通用振荡器和缓冲器）。如果处理器时钟输出连接到多个输入，建议每个时钟输入均作为时钟的缓冲输出。
  11. 使用 2 个接口时的 RMII 时钟连接（时钟引脚是通用的）
  12. MDIO 接口连接，包括在 EPHY 附近添加的 MDIO 数据信号的上拉电阻（2.2kΩ（遵循 EPHY 建议））。MDIO 连接到多个双端口器件，并在每个 EPHY 附近添加上拉电阻。当使用多个 EPHY 时，MDIO 接口的 EPHY 地址配置。CPSW3G0、PRU-ICSSG0 和 PRU-ICSSG1 实例包括专用 MDIO 接口。确保以太网接口 MDIO 连接映射到正确的 MDIO 接口。
  13. 使用 TI EPHY 时，建议使用 EVM 或 SK 实现验证 EPHY 复位实现，包括“与运算”逻辑、与门输入上拉电阻和 EPHY 复位输入拉电阻。可以使用 3 输入“与运算”逻辑来实现所连接器件 (EPHY) 复位。处理器 GPIO（用于本地复位 EPHY）连接到“与运算”逻辑与门输入，在输入端附近提供上拉电阻器（10kΩ 或 47kΩ）（以支持引导）和 0Ω 配置，以隔离 GPIO 用于测试或调试。与门的另外两个输入是 MAIN 域 POR（冷复位）状态输出 (PORz_OUT) 或 MAIN 域热复位状态输出 (RESETSTATz)。
  14. 当使用超过（2 个）EPHy 时，建议提供单独复位 EPHy 的配置。
  15. RMII 接口包括 IOSET 组合。如果配置了 RMII 接口，建议在连接 2 个 RMII 接口时遵循 IOSET，包括通用 RMII 时钟。IOSETS 的以太网接口时序已关闭。不建议在 IOSETS 之间混合信号。

其他

  1. 使用 TI EPHY 时，建议遵循以下推荐步骤：
    • 获得对 EPHY 业务部门或产品线实施情况的审查。
    • 建议验证是否添加了建议的大容量电容器和去耦电容器，以及是否遵循电源序列要求。
    • 建议验证 RBIAS 电阻值和容差、RJ45 连接器选择、MDI 信号的外部 ESD 保护配置以及 RJ45 连接器屏蔽层到电路接地的连接
  2. 建议使用单输出、单缓冲器器件或者双输出或多输出缓冲器将振荡器的时钟输出连接到处理器和 EPHY。对于特定用例（使用时间敏感网络 (TSN) 的某些工业应用的要求），建议将输入和两个或更多输出（根据所使用的 EPHY 数量）缓冲器用于处理器和 EPHY。
  3. 当 EPHY 配置为 RMII 从器件（外设）时，建议使用具有通用输入的双输出相位对齐缓冲器
  4. 如果空间充足，请考虑在 EPHY 附近的 RX 信号上添加 0Ω 串联电阻器
  5. “与运算”逻辑还会执行 IO 电平转换。在优化复位“与运算”逻辑之前，请验证复位 IO 电平兼容性。IO 电平不匹配会导致电源泄漏并影响处理器运行。
  6. 为了简化“与运算”逻辑，请使用双输入与门并将 RESETSTATz 和处理器 GPIO 作为输入。
  7. 根据数据表验证建议，或考虑所连接器件的 EVM 实施，包括端接和外部 ESD 保护。
  8. 当前不支持互换 CPSW3G0、PRU-ICSSG0 和 PRU-ICSSG1 以太网接口的 MDIO 接口。
  9. 如果考虑以太网引导，建议审阅器件勘误表、验证支持的 EPHY 接口配置、使用与建议的 MAC 接口端口以及建议的时钟和接口连接。