ZHCACD6A February 2023 – December 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1 , AM62P , AM62P-Q1
2.3 LPDDR4 接口原理图
LPDDR4 接口原理图因实现的列数而异。实现之间的通用连接是简单且一致的。图 2-1 说明了 32 位单列 LPDDR4 实现。如果需要双列，则包含额外的芯片选择。图 2-2 说明了 32 位双列 LPDDR4 实现。在选定器件上，支持 16 位单列 LPDDR4 实现，详情请参阅图 2-3。
注： 尽管 LPDDR4 SDRAM 引出两个独立的通道，但该处理器不支持使用独立的通道。
图 2-1 32 位单列 LPDDR4 实现- 与 LPDDR4 配合使用时，DDR0_CAS_n 和 DDR0_RAS_n 引脚输出芯片选择的副本，以支持到 LPDDR4 器件上通道 B 芯片选择的点对点连接。DDR0_CAS_n = LPDDR4_CS1_B 的 CS1 副本、DDR0_RAS_n = LPDDR4_CS0_B 的 CS0 副本。
- 必须在该引脚和 VSS 之间连接一个外部 240Ω ±1% 电阻。该电阻的最大功耗为 5.2mW。不应向该引脚施加外部电压。组件/产品整个生命周期所需的容差为 ±1%。
- RESET_n 应具有外部 10k 下拉电阻器以将 RESET 控制为低电平，直到 DDR 控制器驱动信号。RESET_n 没有长度匹配要求。
图 2-2 32 位双列 LPDDR4 实现- 与 LPDDR4 配合使用时，DDR0_CAS_n 和 DDR0_RAS_n 引脚输出芯片选择的副本，以支持到 LPDDR4 器件上通道 B 芯片选择的点对点连接。DDR0_CAS_n = LPDDR4_CS1_B 的 CS1 副本、DDR0_RAS_n = LPDDR4_CS0_B 的 CS0 副本。
- 必须在该引脚和 VSS 之间连接一个外部 240Ω ±1% 电阻。该电阻的最大功耗为 5.2mW。不应向该引脚施加外部电压。组件/产品整个生命周期所需的容差为 ±1%。
- RESET_n 应具有外部 10k 下拉电阻器以将 RESET 控制为低电平，直到 DDR 控制器驱动信号。RESET_n 没有长度匹配要求。
图 2-3 16 位单列 LPDDR4 实现- 与 LPDDR4 配合使用时，DDR0_CAS_n 和 DDR0_RAS_n 引脚输出芯片选择的副本，以支持到 LPDDR4 器件上通道 B 芯片选择的点对点连接。DDR0_CAS_n = LPDDR4_CS1_B 的 CS1 副本、DDR0_RAS_n = LPDDR4_CS0_B 的 CS0 副本。
- 必须在该引脚和 VSS 之间连接一个外部 240Ω ±1% 电阻。该电阻的最大功耗为 5.2mW。不应向该引脚施加外部电压。组件/产品整个生命周期所需的容差为 ±1%。
- RESET_n 应具有外部 10k 下拉电阻器以将 RESET 控制为低电平，直到 DDR 控制器驱动信号。RESET_n 没有长度匹配要求。