ZHCSU83 December   2023 LMK5C33414AS1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议工作条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序图
    7. 5.7 典型特性
  7. 6 参数测量信息
    1. 6.1 差分电压测量术语
    2. 6.2 输出时钟测试配置
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
      1. 7.2.1 PLL 架构概述
      2. 7.2.2 DPLL
        1. 7.2.2.1 独立 DPLL 运行模式
        2. 7.2.2.2 级联 DPLL 运行模式
        3. 7.2.2.3 APLL 与 DPLL 级联
      3. 7.2.3 仅 APLL 模式
    3. 7.3 特性说明
      1. 7.3.1  振荡器输入 (XO)
      2. 7.3.2  基准输入
      3. 7.3.3  时钟输入连接和端接
      4. 7.3.4  基准输入多路复用器选择
        1. 7.3.4.1 自动输入选择
        2. 7.3.4.2 手动输入选择
      5. 7.3.5  无中断切换
        1. 7.3.5.1 涉及相位抵消的无中断切换
        2. 7.3.5.2 涉及相位转换控制的无中断切换
        3. 7.3.5.3 涉及 1PPS 输入的无中断切换
      6. 7.3.6  基准输入上的间隙时钟支持
      7. 7.3.7  输入时钟和 PLL 监控、状态和中断
        1. 7.3.7.1 XO 输入监控
        2. 7.3.7.2 基准输入监控
          1. 7.3.7.2.1 基准验证计时器
          2. 7.3.7.2.2 频率监控
          3. 7.3.7.2.3 漏脉冲监控器（后期检测）
          4. 7.3.7.2.4 矮脉冲监控器（早期检测）
          5. 7.3.7.2.5 1PPS 输入的相位有效监控器
        3. 7.3.7.3 PLL 锁定检测器
        4. 7.3.7.4 调优字历史记录
        5. 7.3.7.5 状态输出
        6. 7.3.7.6 中断
      8. 7.3.8  PLL 关系
        1. 7.3.8.1  PLL 频率关系
          1. 7.3.8.1.1 APLL 相位检测器频率
          2. 7.3.8.1.2 APLL VCO 频率
          3. 7.3.8.1.3 DPLL TDC 频率
          4. 7.3.8.1.4 DPLL VCO 频率
          5. 7.3.8.1.5 时钟输出频率
        2. 7.3.8.2  模拟 PLL（APLL1、APLL2、APLL3)
        3. 7.3.8.3  APLL 参考路径
          1. 7.3.8.3.1 APLL XO 倍频器
          2. 7.3.8.3.2 APLL XO 基准 (R) 分频器
        4. 7.3.8.4  APLL 相位频率检测器 (PFD) 和电荷泵
        5. 7.3.8.5  APLL 反馈分频器路径
          1. 7.3.8.5.1 具有 SDM 的 APLL N 分频器
        6. 7.3.8.6  APLL 环路滤波器（LF1、LF2、LF3）
        7. 7.3.8.7  APLL 压控振荡器（VCO1、VCO2、VCO3）
          1. 7.3.8.7.1 VCO 校准
        8. 7.3.8.8  APLL VCO 时钟分配路径
        9. 7.3.8.9  DPLL 基准 (R) 分频器路径
        10. 7.3.8.10 DPLL 时间数字转换器 (TDC)
        11. 7.3.8.11 DPLL 环路滤波器 (DLF)
        12. 7.3.8.12 DPLL 反馈 (FB) 分频器路径
      9. 7.3.9  输出时钟分配
      10. 7.3.10 输出通道多路复用器
      11. 7.3.11 输出分频器 (OD)
      12. 7.3.12 SYSREF/1PPS
      13. 7.3.13 输出延迟
      14. 7.3.14 时钟输出 (OUTx_P/N)
        1. 7.3.14.1 差分输出
        2. 7.3.14.2 LVCMOS 输出
        3. 7.3.14.3 SYSREF/1PPS 输出复制
        4. 7.3.14.4 LOL 期间输出自动静音
      15. 7.3.15 无毛刺输出时钟启动
      16. 7.3.16 时钟输出连接和端接
      17. 7.3.17 输出同步 (SYNC)
      18. 7.3.18 零延迟模式 (ZDM)
      19. 7.3.19 历时计数器 (TEC)
        1. 7.3.19.1 配置 TEC 功能
        2. 7.3.19.2 SPI 作为触发源
        3. 7.3.19.3 GPIO 引脚作为 TEC 触发源
          1. 7.3.19.3.1 示例：使用 TEC 和 GPIO1 作为触发器进行历时测量
        4. 7.3.19.4 TEC 时序
        5. 7.3.19.5 其他 TEC 行为
    4. 7.4 器件功能模式
      1. 7.4.1 器件启动
        1. 7.4.1.1 ROM 选择
        2. 7.4.1.2 EEPROM 覆盖层
      2. 7.4.2 DPLL 运行状态
        1. 7.4.2.1 自由运行
        2. 7.4.2.2 锁定获取
        3. 7.4.2.3 DPLL 被锁定
        4. 7.4.2.4 保持
      3. 7.4.3 PLL 启动序列
      4. 7.4.4 数控振荡器 (DCO) 频率和相位调整
        1. 7.4.4.1 DPLL DCO 控制
          1. 7.4.4.1.1 DPLL DCO 相对调整频率步长
          2. 7.4.4.1.2 APLL DCO 频率步长
      5. 7.4.5 APLL 频率控制
      6. 7.4.6 DPLL 可编程相位延迟
    5. 7.5 编程
      1. 7.5.1 接口和控制
      2. 7.5.2 I2C 串行接口
        1. 7.5.2.1 I2C 块寄存器传输
      3. 7.5.3 SPI 串行接口
        1. 7.5.3.1 SPI 块寄存器传输
      4. 7.5.4 寄存器映射生成
      5. 7.5.5 通用寄存器编程序列
  9. 8 应用和实施
    1. 8.1 应用信息
      1. 8.1.1 器件启动序列
      2. 8.1.2 断电 (PD#) 引脚
      3. 8.1.3 通过自举引脚进行启动
      4. 8.1.4 引脚状态
      5. 8.1.5 ROM 和 EEPROM
      6. 8.1.6 电源轨时序、电源斜升速率和混合电源域
        1. 8.1.6.1 上电复位 (POR) 电路
        2. 8.1.6.2 从单电源轨上电
        3. 8.1.6.3 从双电源轨上电
        4. 8.1.6.4 非单调或缓慢上电电源斜坡
      7. 8.1.7 XO 启动缓慢或延迟
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
      3. 8.2.3 应用曲线
    3. 8.3 优秀设计实践
    4. 8.4 电源相关建议
      1. 8.4.1 电源旁路
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
      3. 8.5.3 热可靠性
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 开发支持
        1. 9.1.1.1 时钟树架构编程软件
        2. 9.1.1.2 德州仪器 (TI) 时钟和合成器 (TICS) Pro 软件
        3. 9.1.1.3 PLLatinum™ 仿真工具
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 术语表
    7. 9.7 静电放电警告
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.2.2 详细设计过程

在典型应用中，TI 建议执行以下步骤：

  1. 使用 TICS Pro 编程软件中的器件 GUI 执行分步设计流程，输入设计参数，计算每个 PLL 域的频率计划，并为所需配置生成寄存器设置。可导出寄存器设置（txt 格式的寄存器十六进制转储）以启用主机编程。
    • 主机器件可在上电后通过串行接口对寄存器设置进行编程，并发出软复位（通过 SWRST 位）以启动器件。在 SWRST 之前设置 SW_SYNC，并在 SWRST 之后清除 SW_SYNC。
  2. 将 GPIO1 引脚接地以选择 I2C 通信接口，或通过外部电阻将 GPIO1 拉高至 VDD_DIG 以选择 SPI 通信接口。确定用于控制和状态功能的逻辑 I/O 引脚分配。请参阅图 7-36
    • 使用适当的 I/O 方向和电压电平将 I2C/SPI 和逻辑 I/O 引脚（1.8V 兼容电平）连接到主机器件引脚。
  3. 按照振荡器输入 (XO) 的说明选择 XO 频率。
    • 选择具有目标相位抖动性能的 XO，确保满足自由运行或保持期间输出时钟所需的频率稳定性和精度要求。
    • LMK5C33414AS1 可在 XO 引脚上直接接受 3.3V LVCMOS 输入。
    • 通过低噪声 LDO 稳压器为 XO 供电，或优化其电源滤波以避免电源噪声引起的 XO 时钟抖动。
    • TICS Pro：配置 XO 频率以匹配 XO 输入。
  4. 为原理图中的每个 APLL 域连接时钟 I/O，并使用 TICS Pro 按如下方式配置器件设置：
    • TICS Pro：对于 DPLL 模式，配置 DPLL 输入选择模式和输入优先级。请参阅基准输入多路复用器选择。
    • TICS Pro：配置来自其他 VCO 域（级联模式）或 XO 时钟（非级联模式）的每个 APLL 基准。
    • TICS Pro：为每个输出配置所需的时钟频率和 APLL 域。TICS Pro 可以计算 APLL 和输出的 VCO 频率和分频器设置。为更大限度减少串扰和杂散，请考虑以下输出时钟分配指南：
      • OUT[0:1] 组可以选择任何 APLL 时钟、XO 和基准。
      • 对于 APLL1 或 APLL2 时钟，优先选择 OUT[2:3] 组。
      • 对于 APLL2 或 APLL3 时钟，优先选择 OUT[4:7] 组。
      • 对于 APLL3 或 APLL2 时钟，优先选择 OUT[8:13] 组。
      • 当两个频率之差 |fOUTx – fOUTy| 处于抖动积分带宽范围（例如，12kHz 至 20MHz）内时，应分离时钟输出。为尽可能减少潜在耦合，作为潜在干扰源的任何输出都应至少由四个静态引脚（电源引脚、逻辑引脚或禁用输出引脚）进行分离。如有可能，请将这些时钟放置在相对的输出组上来分离这些时钟，这些输出组位于芯片的对侧以实现最佳隔离。
      • 避免任何 LVCMOS 输出（强干扰源），或将其与其他抖动敏感型差分输出时钟进行隔离。如果需要 LVCMOS 输出，请使用双通道互补 LVCMOS 模式（+/- 或 -/+），并将未使用的 LVCMOS 输出保持悬空且无任何布线。
      • 如果应用中未使用所有的输出对，请考虑将未使用的输出连接到一对射频同轴测试结构以进行测试（例如 SMA、SMP 端口）。
    • TICS Pro：配置输出驱动器。
    • TICS Pro：配置 DPLL 环路带宽。
      • 在环路带宽以下，基准噪声会添加到 TDC 本底噪声和 XO/TCXO/OCXO 噪声。在环路带宽以上，基准噪声将以高达 60dB/十倍频程的滚降幅度衰减。最佳带宽取决于基准输入和 XO 之间的相对相位噪声。APLL 的环路带宽可配置为使基准输入、TDC 和 XO 相位噪声在 APLL 带宽以上时产生额外衰减。
    • TICS Pro：配置最大 TDC 频率以根据所需的用例优化 DPLL TDC 噪声贡献。
      • 有线：通常指定 400kHz 的最大 TDC 速率。这种情况下可以使用窄环路带宽 (≤10Hz) 和 TCXO/OCXO/XO 来设置频率稳定性和漂移性能，从而支持 SyncE 和其他用例。
      • 无线：通常指定 26MHz 的最大 TDC 速率以实现最低的带内 TDC 噪声贡献。这种情况下支持无线用例以及近端相位噪声至关重要的其他用例。
    • TICS Pro：如果需要时钟控制（例如 IEEE 1588 PTP），请为 DPLL 环路启用 DCO 模式并输入频率步长（以 ppb 为单位）。FDEV 步长寄存器将根据 APLL DCO 频率步长DPLL 可编程相位延迟 进行计算。如果需要，在 GPIO 引脚上启用 FDEV_TRIG 和 FDEV_DIR 引脚控制。
    • TICS Pro：如果需要确定性输入到输出时钟相位，请根据需要在 OUT0、OUT4 或 OUT10 上启用 ZDM。请参阅节 7.3.18。
  5. TICS Pro：为每个基准输入配置基准输入监控选项。当不需要监控器或输入操作超出监控器支持的频率范围时，请禁用监控器。请参阅基准输入监控。
    • 频率监控器：设置有效和无效阈值（以 ppm 为单位）。
    • 漏脉冲监控器：设置延迟窗口阈值 (TLATE) 以允许最长的预期输入时钟周期，包括最坏情况下的周期间抖动。对于间隙时钟输入，根据允许的漏时钟脉冲数设置 TLATE。
    • 矮脉冲监控器：设置早期窗口阈值 (TEARLY) 以允许最短的预期输入时钟周期，包括最坏情况下的周期间抖动。
    • 1PPS 相位验证监控器：设置相位验证抖动阈值，包括最坏情况下的输入周期间抖动。
    • 验证计时器：设置在输入对于选择而言有效之前必须由所有已启用的输入监控器对基准输入进行验证的时长。
  6. TICS Pro：为每个通道配置 DPLL 锁定检测和调优字历史记录监控选项。请参阅 PLL 锁定检测器 和调优字历史记录调优字历史记录。
    • DPLL 频锁和相锁检测器：设置每个检测器的锁定阈值和解锁阈值。
  7. TICS Pro：根据需要配置每个状态输出引脚和中断标志。请参阅状态输出 和中断。
    • 选择所需的状态信号选项、状态极性和驱动器模式（3.3V LVCMOS 或开漏）。开漏需要外部上拉电阻。
    • 如果中断已启用并被选为状态输出，请根据需要配置任何中断源的标志极性和屏蔽位以及组合“或”门。
  8. 请在设计电源时参考以下指南：
    • 具有相同频率或整数相关（谐波）频率的输出可以共享公共的滤波电源。
      • 示例：OUT[4:5] 和 OUT[6:7] 上的 156.25MHz 和 312.5MHz 输出可以共享经过滤波的 VDDO 电源，而 OUT[0:1] 和 OUT[2:3] 上的 100MHz、50MHz 和 25MHz 输出可以共享单独的 VDDO 电源。
    • 请参阅电源轨时序、电源斜升速率和混合电源域。