ZHCSWY2 December   2024 DAC121S101-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 DAC 部分
      2. 6.3.2 电阻器串
      3. 6.3.3 输出放大器
    4. 6.4 器件功能模式
      1. 6.4.1 上电复位
      2. 6.4.2 断电模式
    5. 6.5 编程
      1. 6.5.1 串行接口
      2. 6.5.2 输入移位寄存器
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 双极运行
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
      3. 7.2.3 应用曲线
    3. 7.3 电源相关建议
    4. 7.4 布局
      1. 7.4.1 布局指南
      2. 7.4.2 布局示例
  9. 8 器件和文档支持
    1. 8.1 文档支持
    2. 8.2 接收文档更新通知
    3. 8.3 支持资源
    4. 8.4 商标
    5. 8.5 静电放电警告
    6. 8.6 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • DGK|8
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.6 时序要求

所有输入信号均在 2.7V ≤ VA ≤ 5.5V、TA = 25°C 且 fSCLK = 30MHz 时指定（除非另有说明）
参数 测试条件 最小值 典型值 最大值 单位
fSCLK SCLK 频率(1) 30 MHz
1/fSCLK SCLK 周期时间(1) 33 ns
tH SCLK 高电平时间(1) 5 ns
tL SCLK 低电平时间(1) 5 ns
tSUD DIN 建立时间(1) 2.5 ns
tDHD DIN 保持时间(1) 2.5 ns
tSUCL SYNC 到 SCLK 上升沿建立时间(1) -15 ns
tCS SCLK 下降沿到 SYNC 上升沿(1) VA = 5V 0 ns
VA = 3V -2
tSYNC SYNC 高电平时间(1) 2.7V ≤ VA ≤ 3.6V 9 ns
3.6V ≤ VA ≤ 5.5V 5
(1) 根据设计和特征确定；未经生产测试。