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ZHCSUH0H August 2007 – July 2025 CDCE949 , CDCEL949

PRODUCTION DATA

封装选项

机械数据 (封装 | 引脚)

PW|24
- MPDS363A

散热焊盘机械数据 (封装 | 引脚)

订购信息

5.5 电气特性

在自然通风条件下的建议运行温度范围内测得（除非另有说明）

参数		测试条件		最小值	典型值⁽¹⁾	最大值	单位
I_DD	电源电流（请参阅图 5-1）	所有输出均关闭、f_CLK = 27MHz、f_VCO = 135MHz	所有 PLL 均打开		38		mA
I_DD	电源电流（请参阅图 5-1）	所有输出均关闭、f_CLK = 27MHz、f_VCO = 135MHz	按照 PLL		9		mA
I_DD(OUT)	电源电流（请参阅图 5-2 和图 5-3）	无负载、所有输出打开， f_out = 27MHz	CDCE949 V_DDOUT = 3.3V		4		mA
I_DD(OUT)	电源电流（请参阅图 5-2 和图 5-3）	无负载、所有输出打开， f_out = 27MHz	CDCEL949 V_DDOUT = 1.8V		2		mA
I_DD(PD)	关断电流	除 SDA/SCL 以外，每个电路均断电， f_IN = 0MHz、V_DD = 1.9V			50		µA
V_(PUC)	给控制电路加电的电源电压 V_DD 阈值			0.85		1.45	V
f_VCO	PLL 的 VCO 频率范围			80		230	MHz
f_OUT	LVCMOS 输出频率			230			MHz
LVCMOS
V_IK	LVCMOS 输入电压	V_DD = 1.7V，I_I = –18mA				-1.2	V
I_I	LVCMOS 输入电流	V_I = 0V 或 V_DD，V_DD = 1.9V				±5	µA
I_IH	S0/S1/S2 的 LVCMOS 输入电流	V_I = V_DD，V_DD = 1.9V				5	µA
I_IL	S0/S1/S2 的 LVCMOS 输入电流	V_I = 0V，V_DD = 1.9V				-4	µA
C_I	Xin/Clk 处的输入电容	V_ICLK = 0V 或r V_DD			6		pF
	Xout 处的输入电容	V_IXout = 0V 或or V_DD			2
	S0/S1/S2 处的输入电容	V_IS = 0V 或 V_DD			3
CDCE949 – LVCMOS (V_DDOUT = 3.3V)
V_OH	LVCMOS 高电平输出电压	V_DDOUT = 3V，I_OH = –0.1mA		2.9			V
		V_DDOUT = 3V，I_OH = –8mA		2.4
		V_DDOUT = 3V，I_OH = –12mA		2.2
V_OL	LVCMOS 低电平输出电压	V_DDOUT = 3V，I_OL = 0.1mA				0.1	V
		V_DDOUT = 3V，I_OL = 8mA				0.5
		V_DDOUT = 3V，I_OL = 12mA				0.8
t_PLH、t_PHL	传播延迟	PLL 旁路			3.2		ns
t_r/t_f	上升和下降时间	V_DDOUT = 3.3V (20%–80%)			0.6		ns
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	1 个 PLL 开关，Y2 至 Y3			60	90	ps
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	4 个 PLL 开关，Y2 至 Y9			120	170	ps
t_jit(per)	峰值间周期抖动⁽²⁾⁽³⁾	1 个 PLL 开关，Y2 至 Y3			70	100	ps
t_jit(per)	峰值间周期抖动⁽²⁾⁽³⁾	4 个 PLL 开关，Y2 至 Y9			130	180	ps
t_sk(o)	输出偏斜⁽⁴⁾	f_OUT = 50MHz；Y1 至 Y3				60	ps
t_sk(o)	输出偏斜⁽⁴⁾	f_OUT = 50MHz，Y2 至 Y5 或 Y6 至 Y9				160	ps
odc	输出占空比⁽⁵⁾	f_VCO = 100MHz，Pdiv = 1		45%		55%
CDCE949 – LVCMOS (V_DDOUT = 2.5V)
V_OH	LVCMOS 高电平输出电压	V_DDOUT = 2.3V，I_OH = –0.1mA		2.2			V
		V_DDOUT = 2.3V，I_OH = –6mA		1.7
		V_DDOUT = 2.3V，I_OH = –10mA		1.6
V_OL	LVCMOS 低电平输出电压	V_DDOUT = 2.3V，I_OL = 0.1mA				0.1	V
		V_DDOUT = 2.3V，I_OL = 6mA				0.5
		V_DDOUT = 2.3V，I_OL = 10mA				0.7
t_PLH、t_PHL	传播延迟	PLL 旁路			3.4		ns
t_r/t_f	上升和下降时间	V_DDOUT = 2.5V (20%–80%)			0.8		ns
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	1 个 PLL 开关，Y2 至 Y3			60	90	ps
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	4 个 PLL 开关，Y2 至 Y9			120	170
t_jit(per)	峰值间周期抖动⁽²⁾⁽³⁾	1 个 PLL 开关，Y2 至 Y3			70	100	ps
t_jit(per)	峰值间周期抖动⁽²⁾⁽³⁾	4 个 PLL 开关，Y2 至 Y9			130	180
t_sk(o)	输出偏斜⁽⁴⁾	f_OUT = 50MHz；Y1 至 Y3				60	ps
t_sk(o)	输出偏斜⁽⁴⁾	f_OUT = 50MHz，Y2 至 Y5 或 Y6 至 Y9				160	ps
odc	输出占空比⁽⁵⁾	f_VCO = 100MHz，Pdiv = 1		45%		55%
CDCEL949 – LVCMOS (V_DDOUT = 1.8V)
V_OH	LVCMOS 高电平输出电压	V_DDOUT = 1.7V，I_OH = –0.1mA		1.6			V
		V_DDOUT = 1.7V，I_OH = –4mA		1.4
		V_DDOUT = 1.7V，I_OH = –8mA		1.1
V_OL	LVCMOS 低电平输出电压	V_DDOUT = 1.7V，I_OL = 0.1mA				0.1	V
		V_DDOUT = 1.7V，I_OL = 4mA				0.3
		V_DDOUT = 1.7V，I_OL = 8mA				0.6
t_PLH、t_PHL	传播延迟	PLL 旁路			2.6		ns
t_r/t_f	上升和下降时间	V_DDOUT = 1.8V (20%–80%)			0.7		ns
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	1 个 PLL 开关，Y2 至 Y3			70	120	ps
t_jit(cc)	周期间抖动⁽²⁾⁽³⁾	4 个 PLL 开关，Y2 至 Y9			120	170
t_jit(per)	峰值间周期抖动⁽²⁾⁽³⁾	1 个 PLL 开关，Y2 至 Y3			90	140	ps
t_jit(per)	峰值间周期抖动⁽²⁾⁽³⁾	4 个 PLL 开关，Y2 至 Y9			130	190
t_sk(o)	输出偏斜⁽⁴⁾	f_OUT = 50MHz；Y1 至 Y3				60	ps
t_sk(o)	输出偏斜⁽⁴⁾	f_OUT = 50MHz，Y2 至 Y5 或 Y6 至 Y9				160
odc	输出占空比⁽⁵⁾	f_VCO = 100MHz，Pdiv = 1		45%		55%
SDA 和 SCL
V_IK	SCL 和 SDA 输入钳位电压	V_DD = 1.7V，I_I = –18mA				-1.2	V
I_IH	SCL 和 SDA 输入电流	V_I = V_DD，V_DD = 1.9V				±10	µA
V_IH	SDA/SCL 输入高压⁽⁶⁾			0.7 × V_DD			V
V_IL	SDA/SCL 输入低压⁽⁶⁾					0.3 × V_DD	V
V_OL	SDA 低电平输出电压	I_OL = 3mA，V_DD = 1.7V				0.2 × V_DD	V
C_I	SCL/SDA 输入电容	V_I = 0V 或 V_DD			3	10	pF

(1) 所有典型值均在各自的额定 V_DD 下取得。

(2) 10000 个周期。

(3) 抖动取决于器件配置。数据在以下条件下取得：1 个 PLL：f_IN = 27MHz、Y2/3 = 27MHz（在 Y2 处测量），4 个 PLL：f_IN = 27MHz、Y2/3 = 27MHz（在 Y2 处测量），Y4/5 = 16.384MHz、Y6/7 = 74.25MHz、Y8/9 = 48MHz。

(4) t_sk(o) 规格仅在各输出组负载相同且源自同一个分频器时有效；在上升沿 (t_r) 采样数据。

(5) odc 取决于输出上升和下降时间 (t_r/t_f)。

(6) SDA 和 SCL 可耐受 3.3V。