ZHCSKG8C November   2019  – August 2025 CDCDB2000

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 输出使能控制
      2. 6.3.2 SMBus
        1. 6.3.2.1 SMBus 地址分配
      3. 6.3.3 边带接口
    4. 6.4 器件功能模式
      1. 6.4.1 CKPWRGD_PD# 功能
      2. 6.4.2 OE[12:5]# 和 SMBus 输出使能
    5. 6.5 编程
      1. 6.5.1 SMBus
      2. 6.5.2 SBI
  8. 7 寄存器映射
    1. 7.1 CDCDB2000 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 输出使能控制方法
        2. 8.2.2.2 SMBus 地址
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 TICS Pro
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

4 引脚配置和功能

CDCDB2000 CDCDB2000 NPP 封装80 引脚 TLGA顶视图图 4-1 CDCDB2000 NPP 封装80 引脚 TLGA顶视图
表 4-1 引脚功能
引脚 I/O 类型(2) 说明
名称(1) 编号
输入时钟
CLKIN_P G1 I LP-HCSL 差分时钟输入。通常直接连接到时钟源的差分输出。
CLKIN_N H1 I
输出时钟
CK0_P J1 O LP-HCSL 通道 0 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK0_N K1 O
CK1_P L1 O LP-HCSL 通道 1 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK1_N M1 O
CK2_P M2 O LP-HCSL 通道 2 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK2_N M3 O
CK3_P M4 O LP-HCSL 通道 3 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK3_N M5 O
CK4_P M7 O LP-HCSL 通道 4 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK4_N M8 O
CK5_P M9 O LP-HCSL 通道 5 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态，建议将引脚 L8 (OE5# / DATA) 置于 DATA 模式或拉至高电平。
CK5_N M10 O
CK6_P M11 O LP-HCSL 通道 6 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态，建议将引脚 L10 (OE6# / CLK) 置于 CLK 模式或拉至高电平。
CK6_N M12 O
CK7_P L12 O LP-HCSL 通道 7 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态，建议将引脚 K11 (OE7#) 拉至高电平以禁用通道 7 输出。
CK7_N K12 O
CK8_P J12 O LP-HCSL 通道 8 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态，建议将引脚 H11 (OE8#) 拉至高电平以禁用通道 8 输出。
CK8_N H12 O
CK9_P G12 O LP-HCSL 通道 9 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态，建议将引脚 E12 (OE9#) 拉至高电平以禁用通道 9 输出。
CK9_N F12 O
CK10_P D12 O LP-HCSL 通道 10 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态，建议将引脚 E11 (OE10# / SHFT_LD#) 置于 SHFT_LD# 模式或拉至高电平。
CK10_N C12 O
CK11_P B12 O LP-HCSL 通道 11 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态，建议将引脚 C11 (OE11#) 拉至高电平以禁用通道 11 输出。
CK11_N A12 O
CK12_P A11 O LP-HCSL 通道 12 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态，建议将引脚 B10 (OE12#) 拉至高电平以禁用通道 12 输出。
CK12_N A10 O
CK13_P A9 O LP-HCSL 通道 13 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK13_N A8 O
CK14_P A7 O LP-HCSL 通道 14 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK14_N A6 O
CK15_P A5 O LP-HCSL 通道 15 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK15_N A4 O
CK16_P A3 O LP-HCSL 通道 16 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK16_N A2 O
CK17_P A1 O LP-HCSL 通道 17 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK17_N B1 O
CK18_P C1 O LP-HCSL 通道 18 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK18_N D1 O
CK19_P E1 O LP-HCSL 通道 19 的差分时钟输出。通常直接连接到 PCIe 差分时钟输入。如果未使用这些引脚，可以将其保持在未连接状态。
CK19_N F1 O
管理和控制
CKPWRGD_PD# M6 I，PD 时钟电源正常和断电多功能输入引脚，带内部 120kΩ 下拉电阻。通常连接到微控制器的 GPIO。如果未使用这些引脚，可以将其保持在未连接状态。在第一次高电平转换时，PWRGD 对锁存的 SADR[1:0] 输入进行采样并启动器件。PWRGD 首次置为高电平后，该引脚变为 PD# 引脚，并可控制断电模式：
低电平：断电模式，所有输出通道进入三态。
高电平：正常运行模式。
OE5#
DATA		 L8 I，PD 通道 5 输出使能，以及带有内部 120kΩ 下拉电阻的边带接口数据多功能引脚。通常连接到微控制器的 GPIO。如果两种模式均未使用，则该引脚可保持在未连接状态。当引脚 E2 = 低电平时，处于 OE5# 模式。通道 5 的输出使能，低电平有效。
低电平：启用输出通道 5。
高电平：禁用输出通道 5。当引脚 E2 = 高电平时，处于 DATA 模式。边带接口数据引脚。
OE6#
CLK		 L10 I，PD 通道 6 输出使能，以及带有内部 120kΩ 下拉电阻的边带接口时钟多功能引脚。通常连接到微控制器的 GPIO。如果两种模式均未使用，则该引脚可保持在未连接状态。当引脚 E2 = 低电平时，处于 OE6# 模式。通道 6 的输出使能，低电平有效。
低电平：启用输出通道 6。
高电平：禁用输出通道 6。当引脚 E2 = 高电平时，处于 CLK 模式。边带接口时钟引脚。
OE7# K11 I，PD 通道 7 的输出使能，带有内部 120kΩ 下拉电阻，低电平有效。通常连接到微控制器的 GPIO。如果未使用这些引脚，可以将其保持在未连接状态。
低电平：启用输出通道 7。
高电平：禁用输出通道 7。
OE8# H11 I，PD 通道 8 的输出使能，带有内部 120kΩ 下拉电阻，低电平有效。通常连接到微控制器的 GPIO。如果未使用这些引脚，可以将其保持在未连接状态。
低电平：启用输出通道 8。
高电平：禁用输出通道 8。
OE9# E12 I，PD 通道 9 的输出使能，带有内部 120kΩ 下拉电阻，低电平有效。通常连接到微控制器的 GPIO。如果未使用这些引脚，可以将其保持在未连接状态。
低电平：启用输出通道 9。
高电平：禁用输出通道 9。
OE10#
SHFT_LD#		 E11 I，PD 通道 10 的输出使能，以及带有内部 120kΩ 下拉电阻的边带接口负载移位寄存器多功能引脚。通常连接到微控制器的 GPIO。如果两种模式均未使用，则该引脚可保持在未连接状态。当引脚 E2 = 低电平时，处于 OE10# 模式。通道 10 的输出使能，低电平有效。
低电平：启用输出通道 10。
高电平：禁用输出通道 10。当引脚 E2 = 高电平时，处于 SHFT_LD# 模式。边带接口负载移位寄存器引脚。
低电平：禁用边带接口移位寄存器。
高电平：启用边带接口移位寄存器。
下降沿会将边带移位寄存器内容传输到输出寄存器。
OE11# C11 I，PD 通道 11 的输出使能，带有内部 120kΩ 下拉电阻，低电平有效。通常连接到微控制器的 GPIO。如果未使用这些引脚，可以将其保持在未连接状态。
低电平：启用输出通道 11。
高电平：禁用输出通道 11。
OE12# B10 I，PD 通道 12 的输出使能，带有内部 120kΩ 下拉电阻，低电平有效。通常连接到微控制器的 GPIO。如果未使用这些引脚，可以将其保持在未连接状态。
低电平：启用输出通道 12。
高电平：禁用输出通道 12。
SBEN E2 I、S、PD 带有内部 120kΩ 下拉电阻的边带接口使能输入。通常连接到微控制器的 GPIO。如果未使用这些引脚，可以将其保持在未连接状态。该引脚置为有效后将禁用输出使能 (OE#) 引脚。
低电平：OE# 引脚和 SMBus 使能位控制输出，并禁用边带接口。
高电平：边带接口控制输出，OE# 引脚和 SMBus 使能位被禁用。
SMBus 和 SMBus 地址
SADR0 B4 I、S、PU/PD SMBus 地址搭接位 [0]。这是一个 3 级输入，与引脚 B8 一同解码以设置 SMBus 地址。当未连接时，该引脚具有连接至 VDD/2 的内部 120kΩ 上拉或下拉网络偏置。
对于高电平输入配置，该引脚必须通过外部上拉电阻器（1k 至 5k，容差为 5%）上拉至 3.3V VDD。
对于低电平输入配置，该引脚必须通过外部下拉电阻器（1k 至 5k，容差为 5%）下拉至地。
对于中电平输入配置，该引脚必须保持悬空，并且不连接到 VDD 或地。
SADR1 B8 I、S、PU/PD SMBus 地址搭接位 [1]。这是一个 3 级输入，与引脚 B4 一同解码以设置 SMBus 地址。当未连接时，该引脚具有连接至 VDD/2 的内部 120kΩ 上拉或下拉网络偏置。
对于高电平输入配置，该引脚必须通过外部上拉电阻器（1k 至 5k，容差为 5%）上拉至 3.3V VDD。
对于低电平输入配置，该引脚必须通过外部下拉电阻器（1k 至 5k，容差为 5%）下拉至地。
对于中电平输入配置，该引脚必须保持悬空，并且不连接到 VDD 或地。
SMBCLK L5 I SMBus 接口的时钟引脚。通常使用外部上拉电阻器上拉至 3.3V VDD。建议使用大于 8.5k 的上拉电阻值。
SMBDAT L4 I/O SMBus 接口的数据引脚。通常使用外部上拉电阻器上拉至 3.3V VDD。建议使用大于 8.5k 的上拉电阻值。
电源电压和接地
GND DAP G 接地。将接地焊盘连接到系统接地。
VDD B2、B6、B11、L2、L11 P LP-HCSL 时钟输出通道的电源输入。连接至 3.3V 电源轨，并使用去耦电容器接地。在电源和接地之间靠近每个电源引脚处放置 0.1µF 电容器。
VDD_A H2 P 差分输入时钟的电源输入。连接至 3.3V 电源轨，并使用去耦电容器接地。将 0.1µF 电容器放置在靠近引脚的位置。
无连接
NC B3、B5、B7、B9、C2、D2、D11、F2、F11、G2、G11、J2、J11、K2、L3、L6、L7、L9、 — 不要连接到 GND 或 VDD。
(1) 引脚名称末尾的 "#" 符号表示当信号处于低电压电平时，状态为有效。当不带 "#" 时，信号为高电平有效。
(2) 下面的定义定义了每个引脚的 I/O 类型。
  • I = 输入
  • O = 输出
  • I/O = 输入/输出
  • PU/PD = 内部 120kΩ 上拉/下拉电阻网络偏置至 VDD/2
  • PD = 内部 120kΩ 下拉电阻
  • S = 硬件配置引脚
  • P = 电源
  • G = 接地