ZHCSKG8C November   2019  – August 2025 CDCDB2000

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 输出使能控制
      2. 6.3.2 SMBus
        1. 6.3.2.1 SMBus 地址分配
      3. 6.3.3 边带接口
    4. 6.4 器件功能模式
      1. 6.4.1 CKPWRGD_PD# 功能
      2. 6.4.2 OE[12:5]# 和 SMBus 输出使能
    5. 6.5 编程
      1. 6.5.1 SMBus
      2. 6.5.2 SBI
  8. 7 寄存器映射
    1. 7.1 CDCDB2000 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 输出使能控制方法
        2. 8.2.2.2 SMBus 地址
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 TICS Pro
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.2.1 设计要求

假设设计一个典型的服务器主板应用，此应用需要将 100MHz PCIe 基准时钟从处理器芯片组的 PCH 分配到多个端点。时钟输入和输出的要求示例如下：

  • 时钟输入：
    • 100MHzLP-HCSL
  • 时钟输出：
    • 2 路 100Mhz 输出至处理器，LP-HCSL
    • 2 路 100Mhz 输出至转接卡/重定时器，LP-HCSL
    • 2 路 100MHz 输出至 DDR 存储器控制器，LP-HCSL

以下部分介绍了针对上述场景配置 CDCDB2000 以输出频率的设计过程。