ZHCSKG8C November   2019  – August 2025 CDCDB2000

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 输出使能控制
      2. 6.3.2 SMBus
        1. 6.3.2.1 SMBus 地址分配
      3. 6.3.3 边带接口
    4. 6.4 器件功能模式
      1. 6.4.1 CKPWRGD_PD# 功能
      2. 6.4.2 OE[12:5]# 和 SMBus 输出使能
    5. 6.5 编程
      1. 6.5.1 SMBus
      2. 6.5.2 SBI
  8. 7 寄存器映射
    1. 7.1 CDCDB2000 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 输出使能控制方法
        2. 8.2.2.2 SMBus 地址
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 器件支持
      1. 9.1.1 TICS Pro
    2. 9.2 文档支持
      1. 9.2.1 相关文档
    3. 9.3 接收文档更新通知
    4. 9.4 支持资源
    5. 9.5 商标
    6. 9.6 静电放电警告
    7. 9.7 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.5 电气特性

VDD，VDD_A = 3.3V ± 5%，–40°C < TA < 85°C。典型值是 VDD = VDD_A = 3.3V、25°C 条件下的值（除非另有说明）
参数 测试条件 最小值 典型值 最大值 单位
电流消耗
IDD_A 内核电源电流 工作模式。 CKPWRGD_PD# = 1 12 mA
断电模式。CKPWRGD_PD# = 0 8
IDD 每个输出的 IO 电源电流 禁用所有输出 20 mA
所有输出有效，100MHz 200
断电模式。CKPWRGD_PD# = 0 8
时钟输入
fIN 输入频率 50 100 250 MHz
VIN 输入电压摆幅 CLKIN_P 和 CLKIN_N 之间的差分电压(1) 200 2300 mVDiff-peak
dV/dt 输入电压边沿速率 输入摆幅的 20% - 80% 0.7 V/ns
DVCROSS VCROSS 的总变化 VCROSS 两端的总变化 140 mV
DCIN 输入占空比 40 60 %
CIN 输入电容(2) CLKIN_P 和 CLKIN_N 引脚之间的差分电容 2.2 pF
时钟输出
fOUT 输出频率 50 100 250 MHz
COUT 输出电容(1) CKx_P 和 CKx_N 引脚之间的差分电容 2.2 pF
VOH 输出高电压 单端(2)(3) 225 270 mV
VOL 输出低电压 10 150
VCROSS 交叉点电压 输入 VCROSS 变化幅度为 140mV。(3)(4) 130 200
DVCROSS VCROSS 的总变化 输入 VCROSS 变化幅度为 140mV。VCROSS 的变化(3)(4) 35
Vovs 过冲电压 (3) VOH+75
Vuds 下冲电压 (3) VOL–75
ZDIFF 差分阻抗 在 VOL/VOH 时测得 81 85 89 Ω
ZDIFF_CROSS 差分阻抗 在 VCROSS 时测得 68 85 102
tEDGE 边沿速率 在 VCROSS 时测得 2 20 V/ns
DtEDGE 边沿速率匹配 在 VCROSS 时测得 20 %
tSTABLE 电源正常状态置位到稳定时钟输出 CKPWRGD_PD# 引脚从 0 转换到 1，fIN = 100MHz 在 PWRGD 达到 0.2V 时测得 1.8 ms
tDRIVE_PD# 电源正常状态置位到输出驱动为高电平 CKPWRGD_PD# 引脚从 0 转换到 1，fIN = 100MHz 在 PWRGD 达到 0.2V 时测得 300 µs
tOE 输出使能置位到稳定时钟输出 OEx# 引脚从 1 转换到 0 10 CLKIN 周期
tOD 输出使能置为无效到无时钟输出 OEx# 引脚从 0 转换到 1 10
tPD 断电状态置位到无时钟输出 CKPWRGD_PD# 引脚从 1 转换到 0 3
tDCD 占空比失真 差分；fIN = 100MHz，fin_DC = 50% -1.0 1.0 %
tDLY 传播延迟 (5) 0.5 3 ns
tSKEW 输出之间的偏移 (6) 50 ps
JCKx_PCIE 附加抖动 DB2000QL 滤波器 0.08 ps，rms

PCIe7 的附加抖动

PCIe7.0 滤波器

11.3

fs、rms

PCIe6 的附加抖动

PCIe6.0 滤波器

16.1

fs、rms
PCIe5 的附加抖动 PCIe5.0 滤波器

26.4

 fs、rms
PCIe4 的附加抖动 PLL BW = 2 至 5MHz；CDR = 10MHz 输入时钟压摆率 ≥ 1.8V/ns 0.08 ps，rms
PCIe3 的附加抖动 输入时钟压摆率 ≥ 0.6V/ns 0.15 ps，rms
JCKx_PCIE PCIe2 的附加抖动 PCIe2 滤波器 0.2 ps，rms
JCKx_PCIE PCIe1 的附加抖动 PCIe1 滤波器 5 ps，rms
JCKx 附加抖动 fIN = 100MHz；压摆率 ≥ 3V/ns；12kHz 至 20MHz 积分带宽。 155 fs、rms
SMBus 接口、边带接口、OEx#、CKPWRGD_PD#、SBEN
VIH 高电平输入电压 2.0 V
VIL 低电平输入电压 0.8
IIL 输入漏电流 具有内部上拉/下拉电阻 GND < VIN < VDD -30 30 µA
无内部上拉/下拉电阻 -5 5
CIN 输入电容 4.5 pF
COUT 输出电容 4.5 pF
3 级数字接口 (SA_0、SA_1)
VIHT 高电平输入电压 2.4 V
VIMT 中电平输入电压 1.3 VDD/2 1.8
VILT 低电平输入电压 0.9
IINT 输入高电流 VIN = VDD，VIN = GND -10 10 µA
ILeak 输入漏电流 具有内部上拉/下拉电阻 GND < VIN < VDD -30 30
(1) 电压摆幅包括过冲。
(2) 未经量产测试。通过设计和特性确认。
(3) 在直流测试负载中测量。
(4) 当 CKx_P = CKx_N（相对于系统接地）时，VCROSS 是单端电压。仅在 CKx 的上升沿有效（CKx_P 上升期间）。
(5) 从 CLK_IN 的上升沿测量到任何 CKx 输出。
(6) 从任何 CKx 输出的上升沿测量到任何其他 CKx 输出。