ZHCSSS9A march   2023  – august 2023 AM62A3 , AM62A3-Q1 , AM62A7 , AM62A7-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 Functional Block Diagram
  5. 4 Revision History
  6. 5 Device Comparison
    1. 5.1 Related Products
  7. 6 Terminal Configuration and Functions
    1. 6.1 Pin Diagrams
    2. 6.2 Pin Attributes
      1.      12
      2.      13
    3. 6.3 Signal Descriptions
      1.      15
      2. 6.3.1  CPSW3G
        1. 6.3.1.1 MAIN Domain
          1.        18
          2.        19
          3.        20
          4.        21
      3. 6.3.2  CPTS
        1. 6.3.2.1 MAIN Domain
          1.        24
      4. 6.3.3  CSI-2
        1. 6.3.3.1 MAIN Domain
          1.        27
      5. 6.3.4  DDRSS
        1. 6.3.4.1 MAIN Domain
          1.        30
      6. 6.3.5  DSS
        1. 6.3.5.1 MAIN Domain
          1.        33
      7. 6.3.6  ECAP
        1. 6.3.6.1 MAIN Domain
          1.        36
          2.        37
          3.        38
      8. 6.3.7  Emulation and Debug
        1. 6.3.7.1 MAIN Domain
          1.        41
        2. 6.3.7.2 MCU Domain
          1.        43
      9. 6.3.8  EPWM
        1. 6.3.8.1 MAIN Domain
          1.        46
          2.        47
          3.        48
          4.        49
      10. 6.3.9  EQEP
        1. 6.3.9.1 MAIN Domain
          1.        52
          2.        53
          3.        54
      11. 6.3.10 GPIO
        1. 6.3.10.1 MAIN Domain
          1.        57
          2.        58
        2. 6.3.10.2 MCU Domain
          1.        60
      12. 6.3.11 GPMC
        1. 6.3.11.1 MAIN Domain
          1.        63
      13. 6.3.12 I2C
        1. 6.3.12.1 MAIN Domain
          1.        66
          2.        67
          3.        68
          4.        69
        2. 6.3.12.2 MCU Domain
          1.        71
        3. 6.3.12.3 WKUP Domain
          1.        73
      14. 6.3.13 MCAN
        1. 6.3.13.1 MAIN Domain
          1.        76
        2. 6.3.13.2 MCU Domain
          1.        78
          2.        79
      15. 6.3.14 MCASP
        1. 6.3.14.1 MAIN Domain
          1.        82
          2.        83
          3.        84
      16. 6.3.15 MCSPI
        1. 6.3.15.1 MAIN Domain
          1.        87
          2.        88
          3.        89
        2. 6.3.15.2 MCU Domain
          1.        91
          2.        92
      17. 6.3.16 MDIO
        1. 6.3.16.1 MAIN Domain
          1.        95
      18. 6.3.17 MMC
        1. 6.3.17.1 MAIN Domain
          1.        98
          2.        99
          3.        100
      19. 6.3.18 OSPI
        1. 6.3.18.1 MAIN Domain
          1.        103
      20. 6.3.19 Power Supply
        1.       105
      21. 6.3.20 Reserved
        1.       107
      22. 6.3.21 System and Miscellaneous
        1. 6.3.21.1 Boot Mode Configuration
          1. 6.3.21.1.1 MAIN Domain
            1.         111
        2. 6.3.21.2 Clock
          1. 6.3.21.2.1 MCU Domain
            1.         114
          2. 6.3.21.2.2 WKUP Domain
            1.         116
        3. 6.3.21.3 System
          1. 6.3.21.3.1 MAIN Domain
            1.         119
          2. 6.3.21.3.2 MCU Domain
            1.         121
          3. 6.3.21.3.3 WKUP Domain
            1.         123
        4. 6.3.21.4 VMON
          1.        125
      23. 6.3.22 TIMER
        1. 6.3.22.1 MAIN Domain
          1.        128
        2. 6.3.22.2 MCU Domain
          1.        130
        3. 6.3.22.3 WKUP Domain
          1.        132
      24. 6.3.23 UART
        1. 6.3.23.1 MAIN Domain
          1.        135
          2.        136
          3.        137
          4.        138
          5.        139
          6.        140
          7.        141
        2. 6.3.23.2 MCU Domain
          1.        143
        3. 6.3.23.3 WKUP Domain
          1.        145
      25. 6.3.24 USB
        1. 6.3.24.1 MAIN Domain
          1.        148
          2.        149
    4. 6.4 Pin Connectivity Requirements
  8. 7 Specifications
    1. 7.1  Absolute Maximum Ratings
    2. 7.2  ESD Ratings
    3. 7.3  Power-On Hours (POH)
    4. 7.4  Recommended Operating Conditions
    5. 7.5  Operating Performance Points
    6. 7.6  Power Consumption Summary
    7. 7.7  Electrical Characteristics
      1. 7.7.1 I2C Open-Drain, and Fail-Safe (I2C OD FS) Electrical Characteristics
      2. 7.7.2 Fail-Safe Reset (FS RESET) Electrical Characteristics
      3. 7.7.3 High-Frequency Oscillator (HFOSC) Electrical Characteristics
      4. 7.7.4 Low-Frequency Oscillator (LFXOSC) Electrical Characteristics
      5. 7.7.5 SDIO Electrical Characteristics
      6. 7.7.6 LVCMOS Electrical Characteristics
      7. 7.7.7 CSI-2 (D-PHY) Electrical Characteristics
      8. 7.7.8 USB2PHY Electrical Characteristics
      9. 7.7.9 DDR Electrical Characteristics
    8. 7.8  VPP Specifications for One-Time Programmable (OTP) eFuses
      1. 7.8.1 Recommended Operating Conditions for OTP eFuse Programming
      2. 7.8.2 Hardware Requirements
      3. 7.8.3 Programming Sequence
      4. 7.8.4 Impact to Your Hardware Warranty
    9. 7.9  Thermal Resistance Characteristics
      1. 7.9.1 Thermal Resistance Characteristics for AMB Package
    10. 7.10 Timing and Switching Characteristics
      1. 7.10.1 Timing Parameters and Information
      2. 7.10.2 Power Supply Requirements
        1. 7.10.2.1 Power Supply Slew Rate Requirement
        2. 7.10.2.2 Power Supply Sequencing
          1. 7.10.2.2.1 Power-Up Sequencing
          2. 7.10.2.2.2 Power-Down Sequencing
          3. 7.10.2.2.3 Partial IO Power Sequencing
      3. 7.10.3 System Timing
        1. 7.10.3.1 Reset Timing
        2. 7.10.3.2 Error Signal Timing
        3. 7.10.3.3 Clock Timing
      4. 7.10.4 Clock Specifications
        1. 7.10.4.1 Input Clocks / Oscillators
          1. 7.10.4.1.1 MCU_OSC0 Internal Oscillator Clock Source
            1. 7.10.4.1.1.1 Load Capacitance
            2. 7.10.4.1.1.2 Shunt Capacitance
          2. 7.10.4.1.2 MCU_OSC0 LVCMOS Digital Clock Source
          3. 7.10.4.1.3 WKUP_LFOSC0 Internal Oscillator Clock Source
          4. 7.10.4.1.4 WKUP_LFOSC0 LVCMOS Digital Clock Source
          5. 7.10.4.1.5 WKUP_LFOSC0 Not Used
        2. 7.10.4.2 Output Clocks
        3. 7.10.4.3 PLLs
        4. 7.10.4.4 Recommended System Precautions for Clock and Control Signal Transitions
      5. 7.10.5 Peripherals
        1. 7.10.5.1  CPSW3G
          1. 7.10.5.1.1 CPSW3G MDIO Timing
          2. 7.10.5.1.2 CPSW3G RMII Timing
          3. 7.10.5.1.3 CPSW3G RGMII Timing
        2. 7.10.5.2  CPTS
        3. 7.10.5.3  CSI-2
        4. 7.10.5.4  DDRSS
        5. 7.10.5.5  DSS
        6. 7.10.5.6  ECAP
        7. 7.10.5.7  Emulation and Debug
          1. 7.10.5.7.1 Trace
          2. 7.10.5.7.2 JTAG
        8. 7.10.5.8  EPWM
        9. 7.10.5.9  EQEP
        10. 7.10.5.10 GPIO
        11. 7.10.5.11 GPMC
          1. 7.10.5.11.1 GPMC and NOR Flash — Synchronous Mode
          2. 7.10.5.11.2 GPMC and NOR Flash — Asynchronous Mode
          3. 7.10.5.11.3 GPMC and NAND Flash — Asynchronous Mode
        12. 7.10.5.12 I2C
        13. 7.10.5.13 MCAN
        14. 7.10.5.14 MCASP
        15. 7.10.5.15 MCSPI
          1. 7.10.5.15.1 MCSPI — Controller Mode
          2. 7.10.5.15.2 MCSPI — Peripheral Mode
        16. 7.10.5.16 MMCSD
          1. 7.10.5.16.1 MMC0 - eMMC/SD/SDIO Interface
            1. 7.10.5.16.1.1  Legacy SDR Mode
            2. 7.10.5.16.1.2  High Speed SDR Mode
            3. 7.10.5.16.1.3  HS200 Mode
            4. 7.10.5.16.1.4  Default Speed Mode
            5. 7.10.5.16.1.5  High Speed Mode
            6. 7.10.5.16.1.6  UHS–I SDR12 Mode
            7. 7.10.5.16.1.7  UHS–I SDR25 Mode
            8. 7.10.5.16.1.8  UHS–I SDR50 Mode
            9. 7.10.5.16.1.9  UHS–I DDR50 Mode
            10. 7.10.5.16.1.10 UHS–I SDR104 Mode
          2. 7.10.5.16.2 MMC1/MMC2 - SD/SDIO Interface
            1. 7.10.5.16.2.1 Default Speed Mode
            2. 7.10.5.16.2.2 High Speed Mode
            3. 7.10.5.16.2.3 UHS–I SDR12 Mode
            4. 7.10.5.16.2.4 UHS–I SDR25 Mode
            5. 7.10.5.16.2.5 UHS–I SDR50 Mode
            6. 7.10.5.16.2.6 UHS–I DDR50 Mode
            7. 7.10.5.16.2.7 UHS–I SDR104 Mode
        17. 7.10.5.17 OSPI
          1. 7.10.5.17.1 OSPI0 PHY Mode
            1. 7.10.5.17.1.1 OSPI0 With PHY Data Training
            2. 7.10.5.17.1.2 OSPI0 Without Data Training
              1. 7.10.5.17.1.2.1 OSPI0 PHY SDR Timing
              2. 7.10.5.17.1.2.2 OSPI0 PHY DDR Timing
          2. 7.10.5.17.2 OSPI0 Tap Mode
            1. 7.10.5.17.2.1 OSPI0 Tap SDR Timing
            2. 7.10.5.17.2.2 OSPI0 Tap DDR Timing
        18. 7.10.5.18 Timers
        19. 7.10.5.19 UART
        20. 7.10.5.20 USB
  9. 8 Detailed Description
    1. 8.1 Overview
    2. 8.2 Processor Subsystems
      1. 8.2.1 Arm Cortex-A53 Subsystem
      2. 8.2.2 Device/Power Manager
      3. 8.2.3 MCU Arm Cortex-R5F Subsystem
    3. 8.3 Accelerators and Coprocessors
      1. 8.3.1 C7xV-256 Deep Learning Accelerator
      2. 8.3.2 Vision Pre-processing Accelerator
      3. 8.3.3 JPEG Encoder
      4. 8.3.4 Video Accelerator
    4. 8.4 Other Subsystems
      1. 8.4.1 Dual Clock Comparator (DCC)
      2. 8.4.2 Data Movement Subsystem (DMSS)
      3. 8.4.3 Memory Cyclic Redundancy Check (MCRC)
      4. 8.4.4 Peripheral DMA Controller (PDMA)
      5. 8.4.5 Real-Time Clock (RTC)
    5. 8.5 Peripherals
      1. 8.5.1  Gigabit Ethernet Switch (CPSW3G)
      2. 8.5.2  Camera Serial Interface Receiver (CSI_RX_IF)
      3. 8.5.3  Display Subsystem (DSS)
      4. 8.5.4  Enhanced Capture (ECAP)
      5. 8.5.5  Error Location Module (ELM)
      6. 8.5.6  Enhanced Pulse Width Modulation (EPWM)
      7. 8.5.7  Error Signaling Module (ESM)
      8. 8.5.8  Enhanced Quadrature Encoder Pulse (EQEP)
      9. 8.5.9  General-Purpose Interface (GPIO)
      10. 8.5.10 General-Purpose Memory Controller (GPMC)
      11. 8.5.11 Global Timebase Counter (GTC)
      12. 8.5.12 Inter-Integrated Circuit (I2C)
      13. 8.5.13 Modular Controller Area Network (MCAN)
      14. 8.5.14 Multichannel Audio Serial Port (MCASP)
      15. 8.5.15 Multichannel Serial Peripheral Interface (MCSPI)
      16. 8.5.16 Multi-Media Card Secure Digital (MMCSD)
      17. 8.5.17 Octal Serial Peripheral Interface (OSPI)
      18. 8.5.18 Timers
      19. 8.5.19 Universal Asynchronous Receiver/Transmitter (UART)
      20. 8.5.20 Universal Serial Bus Subsystem (USBSS)
  10. 9 Applications, Implementation, and Layout
    1. 9.1 Device Connection and Layout Fundamentals
      1. 9.1.1 Power Supply
        1. 9.1.1.1 Power Supply Designs
        2. 9.1.1.2 Power Distribution Network Implementation Guidance
      2. 9.1.2 External Oscillator
      3. 9.1.3 JTAG, EMU, and TRACE
      4. 9.1.4 Unused Pins
    2. 9.2 Peripheral- and Interface-Specific Design Information
      1. 9.2.1 DDR Board Design and Layout Guidelines
      2. 9.2.2 OSPI/QSPI/SPI Board Design and Layout Guidelines
        1. 9.2.2.1 No Loopback, Internal PHY Loopback, and Internal Pad Loopback
        2. 9.2.2.2 External Board Loopback
        3. 9.2.2.3 DQS (only available in Octal SPI devices)
      3. 9.2.3 USB VBUS Design Guidelines
      4. 9.2.4 System Power Supply Monitor Design Guidelines
      5. 9.2.5 High Speed Differential Signal Routing Guidance
      6. 9.2.6 Thermal Solution Guidance
    3. 9.3 Clock Routing Guidelines
      1. 9.3.1 Oscillator Routing
  11. 10Device and Documentation Support
    1. 10.1 Device Nomenclature
      1. 10.1.1 Standard Package Symbolization
      2. 10.1.2 Device Naming Convention
    2. 10.2 Tools and Software
    3. 10.3 Documentation Support
    4. 10.4 支持资源
    5. 10.5 Trademarks
    6. 10.6 静电放电警告
    7. 10.7 术语表
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Packaging Information

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • AMB|484
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

处理器内核：

  • 多达四核 64 位 Arm® Cortex®-A53 微处理器子系统（频率高达 1.4GHz）
    • 四核 Cortex-A53 集群（具有 512KB L2 共享缓存，包括 SECDED ECC）
    • 每个 A53 内核包含具有 SECDED ECC 功能的 32KB L1 DCache 和具有奇偶校验保护的 32KB L1 ICache
  • 单核 Arm®Cortex®-R5F（频率高达 800MHz），作为具有 FFI 的 MCU 通道的一部分进行集成
    • 32KB ICache、32KB L1 DCache 和 64KB TCM，所有存储器上都有 SECDED ECC
    • 具有 SECDED ECC 的 512KB SRAM
  • 单核 Arm®Cortex®-R5F（频率高达 800MHz），可进行集成以支持器件管理
    • 32KB ICache、32KB L1 DCache 和 64KB TCM，所有存储器上都有 SECDED ECC
  • 基于单核 C7x 的深度学习加速器
    • 运算能力高达 40GFLOPS 且频率为 1.0GHz 的 C7x 浮点、256 位矢量 DSP
    • 矩阵乘法加速器 (MMA)，性能高达 2TOPS (8b)（频率为 1.0GHz）
    • 具有 SECDED ECC 功能的 32KB L1 DCache 和具有奇偶校验保护的 64KB L1 ICache
    • 具有 SECDED ECC 的 1.25MB L2 SRAM
  • 具有图像信号处理器 (ISP) 和多个视觉辅助加速器的视觉处理加速器 (VPAC)：
    • 315 百万像素/秒 ISP；高达 5MP (60fps)
    • 支持 12 位 RGB-IR
    • 支持多达 16 位的输入 RAW 格式
    • 线路支持高达 4096
    • 宽动态范围 (WDR)、镜头失真校正 (LDC)、视觉成像子系统 (VISS) 和多标量 (MSC) 支持
      • 输出颜色格式：8 位、12 位，以及 YUV 4:2:2、YUV 4:2:0，RGB，HSV/HSL

多媒体：

  • 显示子系统
    • 单显示支持
    • 高达 2048x1080 (60fps)
    • 具有独立 PLL 的高达 165MHz 的像素时钟支持
    • DPI 24 位 RGB 并行接口
    • 支持定帧检测和 MISR 数据检查等安全功能
  • 一个具有 4 通道 D-PHY 的摄像头串行接口 (CSI-2) 接收器
    • 符合 MIPI® CSI-2 v1.3 标准 + MIPI D-PHY 1.2
    • 支持高达 1.5Gbps（每通道）的 1、2、3 或 4 数据通道模式
    • ECC 验证/校正和 RAM 上的 CRC 校验+ ECC
    • 虚拟通道支持（多达 16 个）
    • 能够通过 DMA 将流数据直接写入 DDR
  • 视频编码器/解码器
    • 支持 5.1 级高阶的 HEVC (H.265) 主配置文件
    • 支持 5.2 级 H.264 基线/主/高配置文件
    • 支持高达 4K 超高清分辨率
      (3840 × 2160)
      • 支持 240 百万像素/秒、
        120 百万像素/秒或 60 百万像素/秒的时钟选项
  • 动态 JPEG 编码速率为 416 百万像素/秒，
    分辨率高达 4K UHD (3840 × 2160)

存储器子系统：

  • 高达 2.29MB 的片上 RAM
    • 具有 SECDED ECC 的 64KB 片上 RAM (OCRAM)，可以分为更小的存储器组，以 32KB 为增量递增，最多可支持 2 个独立的存储器组
    • SMS 子系统中具有 SECDED ECC 的 256KB 片上 RAM
    • SMS 子系统中具有 SECDED ECC 的 176KB 片上 RAM，用于 TI 安全固件
    • Cortex-R5F MCU 子系统中具有 SECDED ECC 的 512KB 片上 RAM
    • 器件/电源管理器子系统中具有 SECDED ECC 的 64KB 片上 RAM
    • C7x 深度学习加速器中具有 SECDED ECC 的 1.25MB L2 SRAM
  • DDR 子系统 (DDRSS)
    • 支持 LPDDR4
    • 具有内联 ECC 的 32 位数据总线
    • 支持高达 3733MT/s 的速度
    • 最大可寻址范围为 8GB

 

功能安全：

  • 以功能安全合规型为目标 [工业]
    • 专为功能安全应用开发
    • 将提供相关文档来协助进行符合 IEC 61508 标准的功能安全系统设计
    • 致力于让系统能力达到 SIL-3 级
    • 致力于让硬件完整性高达 SIL-2 级
    • 安全相关认证
      • 计划通过 TÜV SÜD 的 IEC 61508 认证
  • 以功能安全合规型为目标 [汽车]
    • 专为功能安全应用开发
    • 将提供相关文档来协助进行符合 ISO 26262 标准的功能安全系统设计
    • 系统可满足 ASIL D 等级要求
    • 以硬件完整性高达 ASIL B 级为目标
    • 安全相关认证
      • 计划通过 TÜV SÜD 的 ISO 26262 认证
  • 符合 AEC-Q100 标准 [汽车类]

安全性：

  • 支持安全启动
    • 硬件强制可信根 (ROT)
    • 支持通过备用密钥转换 RoT
    • 支持接管保护、IP 保护和防回滚保护
  • 支持可信执行环境 (TEE)
    • 基于 Arm TrustZone® 的 TEE
    • 可实现隔离的广泛防火墙支持
    • 安全监视器/计时器/IPC
    • 安全存储支持
    • 支持回放保护存储器块 (RPMB)
  • 具有用户可编程 HSM 内核的专用安全控制器以及用于隔离式处理的专用安全 DMA 和 IPC 子系统
  • 支持加密加速
    • 会话感知型加密引擎可基于输入数据流自动切换密钥材料
      • 支持加密内核
    • AES – 128/192/256 位密钥大小
    • SHA2 – 224/256/384/512 位密钥大小
    • 具有真随机数生成器的 DRBG
    • 可在 RSA/ECC 处理中提供帮助的 PKA（公钥加速器），支持安全启动
  • 调试安全性
    • 受安全软件控制的调试访问
    • 安全感知调试

高速接口：

  • 支持集成以太网交换机（总共 2 个外部端口）
    • RMII (10/100) 或 RGMII (10/100/1000)
    • IEEE1588（附件 D、E 和 F，及 802.1AS PTP）
    • 第 45 条 MDIO PHY 管理规范
    • 基于 ALE 引擎的数据包分类器，具有 512 个分类器
    • 基于优先级的流量控制
    • 时间敏感型网络 (TSN) 支持
    • 四个 CPU 硬件中断节奏
    • 硬件中的 IP/UDP/TCP 校验和卸载
  • 两个 USB2.0 端口
    • 可配置为 USB 主机、USB 外设或 USB 双角色器件（DRD 模式）的端口
    • 集成了 USB VBUS 检测

通用连接：

  • 9 个通用异步接收器/发送器 (UART)
  • 5 个串行外设接口 (SPI) 控制器
  • 6 个内部集成电路 (I2C) 端口
  • 3 个多通道音频串行端口 (McASP)
    • 高达 50MHz 的发送和接收时钟
    • 3 个 McASP 上具有多达 16/10/6 个串行数据引脚并具有独立的 TX 和 RX 时钟
    • 支持时分多路复用 (TDM)、内部 IC 声音 (I2S) 和类似格式
    • 支持数字音频接口传输（SPDIF、IEC60958-1 和 AES-3 格式）
    • 用于发送和接收的 FIFO 缓冲器（256 字节）
    • 支持音频基准输出时钟
  • 3 个增强型 PWM 模块 (ePWM)
  • 3 个增强型正交编码器脉冲模块 (eQEP)
  • 3 个增强型捕捉模块 (eCAP)
  • 通用 I/O (GPIO)，所有 LVCMOS I/O 均可配置为 GPIO
  • 3 个支持 CAN-FD 的控制器局域网 (CAN) 模块
    • 符合 CAN 协议 2.0A、B 和 ISO 11898-1 标准
    • 完全支持 CAN FD（最多 64 个数据字节）
    • 消息 RAM 的奇偶校验/ECC 检查
    • 速度高达 8Mbps

 

媒体和数据存储：

  • 3 个多媒体卡/安全数字® (MMC/SD®/SDIO) 接口
    • 1 个 8 位 eMMC 接口，速度高达 HS200
    • 2 个高达 UHS-I 的 4 位 SD/SDIO 接口
    • 符合 eMMC 5.1、SD 3.0 和 SDIO 3.0
  • 1 个高达 133MHz 的通用存储器控制器 (GPMC)
    • 灵活的 8 位和 16 位异步存储器接口，具有多达四个芯片（22 位地址）选择（NAND、NOR、Muxed-NOR 和 SRAM）
    • 使用 BCH 码来支持 4 位、8 位或 16 位 ECC
    • 使用海明码来支持 1 位 ECC
    • 错误定位器模块 (ELM)
      • 与 GPMC 一起使用，可通过 BCH 算法确定所生成的伴随多项式中数据错误的地址
      • 根据 BCH 算法，每 512 字节的块错误单元支持 4 位、8 位和 16 位
  • 具有 DDR/SDR 支持的 OSPI/QSPI
    • 支持串行 NAND 和串行 NOR 闪存器件
    • 支持 4GB 存储器地址
    • 具有可选实时加密的 XIP 模式

电源管理：

  • 器件/电源管理器支持多种低功耗模式
    • 部分 IO 支持 CAN/GPIO/UART 唤醒
    • DeepSleep：I/O + DDR（挂起至 RAM）
    • DeepSleep
    • 仅 MCU
    • 待机
    • Cortex-A53 的动态频率缩放

引导选项：

  • UART
  • I2C EEPROM
  • OSPI/QSPI 闪存
  • GPMC NOR/NAND 闪存
  • NAND 串行闪存
  • SD 卡
  • eMMC
  • 从大容量存储设备进行 USB（主机）引导
  • 从外部主机进行 USB（设备）引导（DFU 模式）
  • 以太网

技术/封装：

  • 16nm FinFET 技术
  • 18mm x 18mm，0.8mm 间距全阵列，484 引脚 FCBGA (AMB)