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时钟网络同步器

LMK5B12212

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具有集成 2.5GHz BAW VCO、超低抖动、12 路输出、一个 DPLL、二个 APLL 的网络同步器

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产品详情

Function Clock network synchronizer Number of outputs 12 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 1250 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
Function Clock network synchronizer Number of outputs 12 Output type CML, LVCMOS, LVDS, LVPECL RMS jitter (fs) 47 Features JESD204B Output frequency (min) (MHz) 0.000000000001 Output frequency (max) (MHz) 1250 Input type HCSL, LVCMOS, LVDS, LVPECL, XTAL Operating temperature range (°C) -40 to 85 Number of input channels 2
VQFN (RGC) 64 81 mm² (9 mm × 9 mm)
  • 基于 BAW VCO 的超低抖动以太网时钟
    • 使用 4MHz 一阶高通滤波器 (HPF) 时在 625MHz 下典型 RMS 抖动为 13fs
    • 使用 4MHz 一阶 HPF 时在 312.5MHz 下典型 RMS 抖动为 24fs
    • 在 312.5MHz 下典型 RMS 抖动为 42fs，最大 RMS 抖动为 60fs
    • 在 156.25MHz 下典型 RMS 抖动为 47fs，最大 RMS 抖动为 65fs

  • 1 个高性能数字锁相环 (DPLL) 搭配 2 个模拟锁相环 (APLL)

    • 可编程 DPLL 环路带宽范围为 1mHz 至 4kHz
    • DCO 频率调节步长 < 1ppt
  • 2 个差分或单端 DPLL 输入
    • 1Hz (1PPS) 至 800MHz 输入频率
    • 数字 保持 和 无中断切换
  • 12 个采用可编程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式的差分输出
    • 当在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 个 LVCMOS 频率输出并在 OUT2_P/N 至 OUT11_P/N 上配置 10 个差分输出时，最多总共 16 个频率输出
    • 支持可编程摆幅和共模的 1Hz (1PPS) 至 1250MHz 输出频率
    • 符合 PCIe 第 1 代到第 6 代标准
  • I2C 或 3 线/4 线 SPI
  • 基于 BAW VCO 的超低抖动以太网时钟
    • 使用 4MHz 一阶高通滤波器 (HPF) 时在 625MHz 下典型 RMS 抖动为 13fs
    • 使用 4MHz 一阶 HPF 时在 312.5MHz 下典型 RMS 抖动为 24fs
    • 在 312.5MHz 下典型 RMS 抖动为 42fs，最大 RMS 抖动为 60fs
    • 在 156.25MHz 下典型 RMS 抖动为 47fs，最大 RMS 抖动为 65fs

  • 1 个高性能数字锁相环 (DPLL) 搭配 2 个模拟锁相环 (APLL)

    • 可编程 DPLL 环路带宽范围为 1mHz 至 4kHz
    • DCO 频率调节步长 < 1ppt
  • 2 个差分或单端 DPLL 输入
    • 1Hz (1PPS) 至 800MHz 输入频率
    • 数字 保持 和 无中断切换
  • 12 个采用可编程 HSDS、AC-LVPECL、LVDS 和 HSCL 格式的差分输出
    • 当在 OUT0_P/N、OUT1_P/N、GPIO1 和 GPIO2 上配置 6 个 LVCMOS 频率输出并在 OUT2_P/N 至 OUT11_P/N 上配置 10 个差分输出时，最多总共 16 个频率输出
    • 支持可编程摆幅和共模的 1Hz (1PPS) 至 1250MHz 输出频率
    • 符合 PCIe 第 1 代到第 6 代标准
  • I2C 或 3 线/4 线 SPI

LMK5B12212 是一款高性能网络同步器和抖动清除器，具有小于 5ns 的计时精度（D 类），旨在满足基于以太网的网络应用的严格要求。

该网络同步器集成了一个 DPLL，可通过可编程环路带宽 (LBW) 提供无中断切换和抖动衰减功能，无需外部环路滤波器，更大限度地提升了灵活性和易用性。DPLL 相位将集成的 APLL 锁定到提供的基准输入。

APLL1 具有一个采用 TI 专有体声波 (BAW) 技术（称为 BAW APLL）的超高性能 PLL，能够生成 312.5MHz 的输出时钟，具有 42fs（典型值）/60fs（最大值）的 RMS 抖动，而不受 DPLL 基准输入的频率和抖动特性的影响。APLL2 用于第二频率和/或同步域。

基准验证电路会监测 DPLL 基准时钟，一旦检测到切换事件，就会在输入之间执行无中断切换。可以启用零延迟模式 (ZDM) 和相位抵消，控制从输入到输出的相位关系。

该器件可通过 I2C 或 SPI 进行完全编程。集成的 EEPROM 可用于自定义系统启动时钟。该器件还具有出厂默认的 ROM 配置文件作为备用选项。

LMK5B12212 是一款高性能网络同步器和抖动清除器，具有小于 5ns 的计时精度（D 类），旨在满足基于以太网的网络应用的严格要求。

该网络同步器集成了一个 DPLL，可通过可编程环路带宽 (LBW) 提供无中断切换和抖动衰减功能，无需外部环路滤波器，更大限度地提升了灵活性和易用性。DPLL 相位将集成的 APLL 锁定到提供的基准输入。

APLL1 具有一个采用 TI 专有体声波 (BAW) 技术（称为 BAW APLL）的超高性能 PLL，能够生成 312.5MHz 的输出时钟，具有 42fs（典型值）/60fs（最大值）的 RMS 抖动，而不受 DPLL 基准输入的频率和抖动特性的影响。APLL2 用于第二频率和/或同步域。

基准验证电路会监测 DPLL 基准时钟，一旦检测到切换事件，就会在输入之间执行无中断切换。可以启用零延迟模式 (ZDM) 和相位抵消，控制从输入到输出的相位关系。

该器件可通过 I2C 或 SPI 进行完全编程。集成的 EEPROM 可用于自定义系统启动时钟。该器件还具有出厂默认的 ROM 配置文件作为备用选项。
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* 数据表 LMK5B12212 具有适用于以太网型网络应用的 BAW VCO 的 1 DPLL 2 APLL 2 输入 12 输出网络同步器 数据表 PDF | HTML 英语版 PDF | HTML 2022-7-28
应用手册 差分及单端信号的端接指南 PDF | HTML 英语版 PDF | HTML 2025-12-19
用户指南 LMK5B12212 编程人员指南 (Rev. A) PDF | HTML 英语版 (Rev.A) PDF | HTML 2025-11-25
应用手册 PLL 器件的振荡器电源考虑因素 PDF | HTML 英语版 PDF | HTML 2025-11-19
证书 LMK5B12212EVM EU Declaration of Conformity (DoC) PDF | HTML 2023-9-29

设计与开发

如需其他信息或资源，请点击以下任一标题进入详情页面查看（如有）。

评估板

LMK5B12212EVM — LMK5B12212 评估模块

LMK5B12212 评估模块 (EVM) 用于评估 LMK5B12212 网络时钟发生器和同步器。该 EVM 可用于器件评估、合规性测试和系统原型设计。  LMK5B12212 集成了三个模拟 PLL (APLL) 和三个具有可编程环路带宽的数字 PLL (DPLL)。该 EVM 包含针对时钟输入、振荡器输入和时钟输出的 SMA 连接器，以便将器件连接到 50Ω 测试设备。通过板载 TCXO，可在自由运行、锁定或保持模式下评估 LMK5B12212。通过板载 USB 微控制器 (MCU) 接口，可在 PC 上使用 TICS Pro 软件图形用户界面 (GUI) 来配置该 EVM。TICS (...)

用户指南: PDF | HTML
支持的产品和硬件
有库存
限制：
??asset.out-of-stock-ti_zh_CN??
无货
支持软件

TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices

德州仪器 (TI) 时钟和合成器 (TICS) 专业软件用于对具有以下前缀的产品编号的评估模块 (EVM) 进行编程：CDC、LMK 和 LMX。这些产品包括锁相环和电压控制振荡器 (PLL+VCO)、合成器和时钟器件。

支持的产品和硬件
仿真模型

LMK5B33216 Family IBIS model

SNAM295.ZIP (239 KB) - IBIS 模型
支持的产品和硬件
设计工具

CLOCK-PERFDATA-DESIGN — Clock performance data and register settings for clock generators, network synchronizers, jitter cleaners, and other clocking devices.

Configuration, raw phase noise data, noise plots, and register data for common use cases on clock generators, network synchronizers, jitter cleaners, and other clocking devices
支持的产品和硬件
封装 引脚 CAD 符号、封装和 3D 模型
VQFN (RGC) 64 Ultra Librarian
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