AFE7700
- 基于直接上变频架构的四路发送器：
- 每个链的射频传输带宽高达 600MHz
- 基于 0-IF 下变频架构的四路接收器：
- 每个链的射频接收带宽高达 200MHz
- 基于射频采样 ADC 的反馈链：
- 射频接收带宽高达 600MHz
- 射频频率范围：600MHz 至 6GHz
- 用于 TX 和 RX LO 的四路宽带分数 N PLL 和 VCO
- 专门用于生成数据转换器时钟的整数 N PLL、VCO
- JESD204B 和 JESD204C 串行器/解串器接口支持：
- 8 个高达 29.5Gbps 的串行器/解串器收发器
- 8b/10b 和 64b/66b 编码
- 16 位、12 位、24 位和 32 位格式
- 子类 1 多器件同步
- 封装：17mm × 17mm FCBGA，间距 0.8mm
AFE7700 器件是一款高性能的多通道收发器，集成了四条直接上变频发送器链、四条直接下变频接收器链和两条宽带射频采样数字化辅助链（反馈路径）。发送器链和接收器链的高动态范围使高性能无线收发器系统得以实现。
AFE7700 的低功率耗散和大规模通道集成特性使器件能克服多天线和相控阵系统的功率和尺寸限制。宽带和高动态范围反馈路径可以帮助发送器链中的功率放大器和 IQ 校正进行数字预失真 (DPD)。串行器/解串器的高速度可减少传入和传出数据时所需的通道数。
AFE7700 的每个接收器链都具有一个 28dB 范围的数字步进衰减器 (DSA)，后跟一个宽带无源 IQ 解调器和一个基带放大器，此基带放大器具有集成式可编程抗混叠低通滤波器，用于驱动连续时间 Σ-Δ ADC。RX 链可接收高达 200MHz 的瞬时带宽 (IBW)。每个接收器通道都有两个模拟峰值功耗检测器和多个数字功耗检测器，可在接收器通道上辅助进行外部或内部自主 AGC，另外还具有一个射频过载检测器，可提供器件可靠性保护。集成式 QMC（正交不匹配补偿）算法能够持续监控和校正 RX 链 I 和 Q 不平衡不匹配的情况，无需注入任何专用信号或执行离线校准。
每个发送器链都具有两个 14 位、3Gsps IQ DAC，后跟一个可编程重建和 DAC 镜像抑制滤波器以及一个 IQ 调制器，用于驱动具有 39dB 范围增益控制功能的宽带射频放大器。TX 链集成了 QMC 和 LO 漏电消除算法，利用反馈路径来持续跟踪和更正 TX 链 IQ 不匹配和 LO 漏电的情况。
每条反馈路径均基于射频采样架构，并具有一个驱动 14 位 3Gsps 射频 ADC 的输入射频 DSA。直接采样架构提供了一个固有的宽带接收器链，并简化了 TX 链损失校准。反馈路径集成了两个独立的 NCO，可在两个观察到的射频输入带之间进行快速切换。
合成器部分集成了四路分数 N 射频 PLL，可产生四个不同的射频 LO，从而可支持最多两个不同的频带。每个频带可配置为两个发射器、两个接收器和一条反馈路径。
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技术文档
| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | AFE7700 四通道通用射频收发器 数据表 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2020-6-1 |
| 应用手册 | AGC简述 | 2020-9-25 | ||||
| 证书 | AFE7700EVM EU Declaration of Conformity (DoC) | 2020-8-27 |
设计与开发
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AFE7700EVM — AFE7700 四通道通用 600MHz 至 6GHz 射频收发器评估模块
AFE7700 评估模块 (EVM) 是一款用于评估 AFE7700 集成射频收发器的电路板。AFE7700 支持多达 4 个发送、4 个接收和 2 个反馈通道 (4T4R2F)，并集成了锁相环 (PLL) 和压控振荡器 (VCO)，可生成数据转换器时钟和本地振荡器 (LO)，其中 LO 具有 600MHz 至 6GHz 的可调频率范围。
该标准 EVM 集成了射频平衡-非平衡变压器，可专用于支持 600MHz 至 2700MHz 频率范围。AFE7700 产品集成了 8 个 JESD204B/C 兼容的串行器/解串器 (SerDes) 收发器，它们能够以高达 29.5Gbps (...)
TI204C-IP — Request for JESD204 rapid design IP
JESD204 快速设计 IP 旨在为 FPGA 工程师提供一条快速通往运行中的 JESD204 系统的路径。该 IP 经过特别设计，可将下游数字处理和其他应用逻辑与 JESD204 协议的大多数性能和时序关键型限制因素隔离开。该 IP 将帮助设计人员节省固件开发时间并简化 FPGA 集成。
当您使用 TI 的高速数据转换器时，可免专利费使用 JESD204 快速设计 IP。TI 将协助用户配置初始链路，对其进行定制，以便在特定 FPGA 平台和 TI 数据转换器 JMODE 之间使用。在对该 IP 进行测试并确定其可以用于部署工作之后，TI 将会通过安全的下载链接提供该 IP。
JESD204 (...)
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| FCBGA (ALK) | 400 | Ultra Librarian |
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