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产品详细信息

参数

Channels (#) 1 Technology Family LVC VCC (Min) (V) 1.65 VCC (Max) (V) 5.5 Input type Standard CMOS Output type Push-Pull Clock Frequency (Max) (MHz) 200 IOL (Max) (mA) 32 IOH (Max) (mA) -32 ICC (Max) (uA) 10 Features Balanced outputs, Very high speed (tpd 5-10ns), Over-voltage tolerant inputs, Partial power down (Ioff) open-in-new 查找其它 D 类触发器

封装|引脚|尺寸

SSOP (DCT) 8 8 mm² 2.95 x 2.80 UQFN (RSE) 8 2 mm² 2 x 1.5 VSSOP (DCU) 8 6 mm² 2 x 3.1 X2SON (DQE) 8 1 mm² 1.4 x 1 open-in-new 查找其它 D 类触发器

特性

  • Available in the Texas Instruments
    NanoFree™ Package
  • Supports 5-V VCC Operation
  • Inputs Accept Voltages to 5.5 V
  • Supports Down Translation to VCC
  • Max tpd of 5.9 ns at 3.3 V
  • Low Power Consumption, 10-µA Max ICC
  • ±24-mA Output Drive at 3.3 V
  • Typical VOLP (Output Ground Bounce)
    < 0.8 V at VCC = 3.3 V, TA = 25°C
  • Typical VOHV (Output VOH Undershoot)
    > 2 V at VCC = 3.3 V, TA = 25°C
  • Ioff Supports Live Insertion, Partial-Power-Down Mode, and Back-Drive Protection
  • Latch-Up Performance Exceeds 100 mA Per JESD 78, Class II
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model
    • 200-V Machine Model
    • 1000-V Charged-Device Model

All trademarks are the property of their respective owners.

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描述

This single positive-edge-triggered D-type flip-flop is designed for 1.65-V to 5.5-V VCC operation.

NanoFree™ package technology is a major breakthrough in IC packaging concepts, using the die as the package.

A low level at the preset (PRE) or clear (CLR) input sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not related directly to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.

This device is fully specified for partial-power-down applications using Ioff. The Ioff circuitry disables the outputs, preventing damaging current backflow through the device when it is powered down.

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技术文档

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设计与开发

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硬件开发

评估板 下载
10
说明
灵活的 EVM 设计用于支持具有 5 至 8 引脚数且采用 DCK、DCT、DCU、DRL 或 DBV 封装的任何器件。
特性
  • 电路板设计允许进行多功能性评估
  • 支持多种逻辑器件

设计工具和仿真

仿真模型 下载
SCEM591.ZIP (52 KB) - IBIS Model

参考设计

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TIDA-010032 — 基于 IPv6 的电网通信正在成为智能仪表和电网自动化等工业市场和应用领域的标准选择。通用数据集中器设计是一款基于 IPv6 的完整网络解决方案,集成了以太网主干通信、6LoWPAN 射频网状网络、RS-485 等功能。6LoWPAN 网状网络解决了一些主要问题,例如符合标准的互操作性、可靠性、安全性和长距离连接能力。此设计可使用一个可通过以太网主干通信访问的 Web 服务器对终端设备进行远程监控。它还提供了 3.3V 和 5V 电压轨以及多种外设接口,可通过扩展实现更高的连接能力,例如宽带电力线通信 (PLC)、蜂窝和 Wi-Fi® 连接。
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CAD/CAE 符号

封装 引脚 下载
SM8 (DCT) 8 了解详情
UQFN (RSE) 8 了解详情
VSSOP (DCU) 8 了解详情
X2SON (DQE) 8 了解详情

订购与质量

包含信息:
  • RoHS
  • REACH
  • 器件标识
  • 引脚镀层/焊球材料
  • MSL 等级/回流焊峰值温度
  • MTBF/FIT 估算
  • 材料成分
  • 认证摘要
  • 持续可靠性监测

支持与培训

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