具有清零和预置端的双路正边沿触发式 D 型触发器

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产品详细信息

参数

Channels (#) 2 Technology Family AHC VCC (Min) (V) 2 VCC (Max) (V) 5.5 Input type Standard CMOS Output type Push-Pull Clock Frequency (Max) (MHz) 110 IOL (Max) (mA) 8 IOH (Max) (mA) -8 ICC (Max) (uA) 20 Features Balanced outputs, High speed (tpd 10-50ns), Over-voltage tolerant inputs open-in-new 查找其它 D 类触发器

封装|引脚|尺寸

PDIP (N) 14 181 mm² 19.3 x 9.4 SOIC (D) 14 52 mm² 8.65 x 6 SOP (NS) 14 80 mm² 10.2 x 7.8 SSOP (DB) 14 48 mm² 6.2 x 7.8 TSSOP (PW) 14 32 mm² 5 x 6.4 TVSOP (DGV) 14 23 mm² 3.6 x 6.4 VQFN (RGY) 14 12 mm² 3.5 x 3.5 open-in-new 查找其它 D 类触发器

特性

  • Operating Range 2-V to 5.5-V VCC
  • Latch-Up Performance Exceeds 250 mA Per JESD 17
  • ESD Protection Exceeds JESD 22
    • 2000-V Human-Body Model (A114-A)
    • 200-V Machine Model (A115-A)
    • 1000-V Charged-Device Model (C101)

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描述

The ’AHC74 dual positive-edge-triggered devices are D-type flip-flops.

A low level at the preset (PRE) or clear (CLR) inputs sets or resets the outputs, regardless of the levels of the other inputs. When PRE and CLR are inactive (high), data at the data (D) input meeting the setup time requirements is transferred to the outputs on the positive-going edge of the clock pulse. Clock triggering occurs at a voltage level and is not directly related to the rise time of the clock pulse. Following the hold-time interval, data at the D input can be changed without affecting the levels at the outputs.

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技术文档

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类型 标题 下载最新的英文版本 日期
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设计与开发

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硬件开发

评估板 下载
10
说明
This EVM is designed to support any logic device that has a D, DW, DB, NS, PW, P, N, or DGV package in a 14 to 24 pin count.
特性
  • Board design allows for versatility in evaluation
  • Supports a wide-range of logic devices
评估板 下载
20
说明
Flexible EVM designed to support any logic or translation device that has a BQA, BQB, RGY (14-24 pin), RSV, RJW, or RHL package.
特性
  • Board design allows for versatility in evaluation
  • Supports a wide-range of logic and translation devices with included dual supply support
  • Board has 9 sections that can be broken apart for a smaller form factor

设计工具和仿真

仿真模型 下载
SCLM092.ZIP (65 KB) - IBIS Model

CAD/CAE 符号

封装 引脚 下载
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SO (NS) 14 了解详情
SOIC (D) 14 了解详情
SSOP (DB) 14 了解详情
TSSOP (PW) 14 了解详情
TVSOP (DGV) 14 了解详情
VQFN (RGY) 14 了解详情

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