6 趋稳时间

具有高转换率、低输出阻抗和高相位裕度的宽带宽放大器趋稳更快。驱动 ADC 时，应选择趋稳时间能达到所需分辨率并与 ADC 的采集时间相匹配的运算放大器。请记住，采集时间等于采样时间减去转换时间。降低采样率有助于放宽对运算放大器趋稳时间的要求。

理想情况下，运算放大器应趋稳在 ADC LSB 的一半内，以避免误差。不过，很少有运算放大器数据表会规定高达 16 位 (0.0015%) 的趋稳时间。开环输出阻抗是一项常被忽视的规格。低开环输出阻抗意味着相位裕度更高，进而意味着趋稳时间更快。此外，开环输出阻抗的形状也会影响电路稳定性。平坦（阻性）的开环输出阻抗运算放大器更易于补偿。运算放大器输出端的电荷桶式电阻器-电容器滤波器会引入一个极点，降低相位裕度，但同时能最小化采样期间的输出压降。根据极点位置的不同，可能会观察到过大的振铃（过冲），从而影响趋稳时间。

图 8 展示了一个使用 OPA328 驱动 ADS8860 的电路。采样率设置为 500kSPS。ADS8860 的采集周期为 Tacq = 2µs – 710ns = 1,290ns。

将采样率降至 500kSPS，电路趋稳时间可加快至 425ns，远低于 LSB 的一半。

图 9 展示了 OPA328 与 ADS8860 的配对连接，并利用该电路对趋稳时间进行了仿真（图 10）。