ZHDA371 October   2026 OPA690

 

  1.   1
  2.   摘要
  3.   商标
  4. 1简介
    1. 1.1 设计汇总
  5. 2工作原理
    1. 2.1 电路概述
    2. 2.2 闭环运行
    3. 2.3 FET 工作区域
  6. 3设计流程
    1. 3.1 选择 FET
      1. 3.1.1 Ciss
      2. 3.1.2 顺从电压范围
      3. 3.1.3 安全工作区 (SOA)
    2. 3.2 Rsense 选择
      1. 3.2.1 ESL 的影响
    3. 3.3 运算放大器选择
      1. 3.3.1 带宽
      2. 3.3.2 压摆率
      3. 3.3.3 运算放大器输出电流
  7. 4基于设计的元件选型
    1. 4.1 Trise = 100ns 的设计
      1. 4.1.1 FET 选择
      2. 4.1.2 Rsense 选择
      3. 4.1.3 运算放大器选择
        1. 4.1.3.1 带宽
        2. 4.1.3.2 压摆率
        3. 4.1.3.3 输出电流
    2. 4.2 架构选择（快速参考）
  8. 5电路架构选择
    1. 5.1 单反馈方法
    2. 5.2 双反馈方法
    3. 5.3 增强型双反馈方法
  9. 6结果
  10. 7相关文档

3.3.1 带宽

运算放大器带宽是选择运算放大器时首要且最基本的标准，因为无论电路其余部分的优化程度如何，缓慢的运算放大器都会直接限制输出电流的上升时间。将系统视为一阶近似值，运算放大器所需的最小带宽由方程式 6 计算得出。

方程式 6.   B W   =   0.35 T r i s e

其中：

  • Trise 是目标上升时间规格

但是，该值仅代表运算放大器本身速度足够快所需的最低值，并未留出余量用于信号路径其余部分引入的额外带宽限制。

特别是，由 FET 输入端的 Rdamp 和 Cgate 形成的低通滤波器已经消耗了部分可用带宽，这意味着如果选择的运算放大器带宽恰好等于最低带宽，则级联系统的响应将达不到上升时间目标。为确保运算放大器不会成为瓶颈，并在考虑 Rdamp – Cgate 极后仍保留足够的带宽，请选择带宽为计算得出最小值 3 倍至 4 倍的运算放大器，从而为整个闭环系统提供足够的余量，使其能够轻松满足上升时间规格。