ZHCU942 January   2024

 

  1.   1
  2.   说明
  3.   资源
  4.   特性
  5.   应用
  6.   6
  7. 1系统说明
  8. 2系统概述
    1. 2.1 方框图
    2. 2.2 设计注意事项
    3. 2.3 总体布局建议
      1. 2.3.1 DLPC3436 布局指南
        1. 2.3.1.1 PLL 电源布局
        2. 2.3.1.2 I2C 接口性能
        3. 2.3.1.3 DMD 控制和 Sub-LVDS 信号
        4. 2.3.1.4 布局层变更
        5. 2.3.1.5 残桩
        6. 2.3.1.6 终端
        7. 2.3.1.7 布线过孔
      2. 2.3.2 FPGA DDR2 SDRAM 接口布线
      3. 2.3.3 DLPA2005 布局建议
        1. 2.3.3.1 布局指南
        2. 2.3.3.2 布局示例
        3. 2.3.3.3 散热注意事项
      4. 2.3.4 DMD 柔性电缆接口布局指南
    4. 2.4 重点产品
  9. 3硬件
    1. 3.1 硬件要求
  10. 4设计和文档支持
    1. 4.1 设计文件
      1. 4.1.1 原理图
      2. 4.1.2 BOM
      3. 4.1.3 布局文件
      4. 4.1.4 机械文件
    2. 4.2 软件和 FPGA 代码
    3. 4.3 文档支持
    4. 4.4 支持资源
    5. 4.5 商标

2.3.2 FPGA DDR2 SDRAM 接口布线

FPGA 至 DDR2 SDRAM 接口基于 400MHz DDR 时钟速率。图 2-3 展示了 Intel® Cyclone® IV E FPGA (EP4CE15M9C7N) 至 Alliance DDR2 SDRAM (AS4C64M8D2-25BIN) 的接口图，而表 2-5 中定义了推荐的接口布局指南。

GUID-20230209-SS0I-ZQVP-NQBP-GSGZL9D1CKT8-low.png图 2-3 FPGA-DDR2 接口
表 2-5 建议的 FPGA-DDR2 PCB 匹配和布线延迟
GROUP 组名称 组内的长度匹配 与其他信号的长度匹配 额外的布线要求
MEM_ADDR[13:0]、MEM_BA[2:0]、MEM_CASn、MEM_RASn、MEM_WEn、MEM_ODT MEM_CKE、MEM_CSn 地址/控制组 组内 ±50ps 比 MEM_CLK 和 MEM_CLK_N 低 0ps 至 15ps 50Ω - 将终端放置在布线的 DDR2 末端 - 最大长度 250ps - 最小长度 200ps
MEM_DQ[7:0]、MEM_DM、MEM_DQS 数据组 组内 ±10ps MEM_CLK、MEM_CLK_N ±10ps 50Ω - 使用内层 - 在同一层上布线 - 将终端放置在布线的 FPGA 末端 - 最大长度 250ps - 最小长度 200ps
MEM_CLK、MEM_CLK_N CLK 组 组内 ±2ps MEM_DQS ±2ps 必须比 ADDR 和 CNTL 组长 0ps 至 15ps 100 差分 - 尽量缩短外层上的布线 - 使用内层 - 最大长度 250ps - 最小长度 200ps

PCB 布线最佳做法：

  • 尽可能使用 PCB 内层
  • 在同一层上布线 DDR_DQ(7:0)、MEM_DM 和 DDR_DQS