ZHCSZ02 October   2025 DRV7167

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息_DRV7167A
    5. 5.5 电气特性
  7. 6 参数测量信息
    1. 6.1 传播延迟和失配测量
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 控制输入
      2. 7.3.2 启动和 UVLO
      3. 7.3.3 自举电源调节
      4. 7.3.4 电平转换
      5. 7.3.5 零电压检测 (ZVD) 报告
      6. 7.3.6 短路保护 (SCP)
      7. 7.3.7 过热检测 (OTD)
      8. 7.3.8 故障指示
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 典型应用 - PWM 模式
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息
      1. 11.1.1 机械数据

7.3.2 启动和 UVLO

DRV7167A 在 GVDD 和 BOOT（自举）电源上均具有 UVLO。当 GVDD 电压低于 3.8V 阈值电压时，HI 和 LI 输入均被忽略，以防止 GaN FET 发生部分导通。此外，如果 GVDD 电压不足，则 UVLO 会主动将高侧和低侧 GaN FET 栅极拉低。当 BOOT 至 HS 自举电压低于 3.2V UVLO 阈值时，仅高侧 GaN FET 栅极被拉低。两个 UVLO 阈值电压均具有 200mV 迟滞以避免抖动。

表 7-1 VGVDD UVLO 功能逻辑运算
条件（对于以下所有情况，VBOOT-VHS > VBOOTR）HILIOUT
器件启动期间，GVDD - VAGND < VGVDDRHL高阻态
器件启动期间，GVDD - VAGND < VGVDDRLH高阻态
器件启动期间，GVDD - VAGND < VGVDDRHH高阻态
器件启动期间，GVDD - VAGND < VGVDDRLL高阻态
器件启动之后，GVDD - VAGND < VGVDDFHL高阻态
器件启动之后，GVDD - VAGND < VGVDDFLH高阻态
器件启动之后，GVDD - VAGND < VGVDDFHH高阻态
器件启动之后，GVDD - VAGND < VGVDDFLL高阻态
表 7-2 VBOOT-HS UVLO 功能逻辑运算
条件（对于以下所有情况，VGVDD > VGVDDR）HILIOUT
器件启动期间，VBOOT – VHS < VBOOTRHL高阻态
器件启动期间，VBOOT – VHS < VBOOTRLHPGND
器件启动期间，VBOOT – VHS < VBOOTRHHPGND
器件启动期间，VBOOT – VHS < VBOOTRLL高阻态
器件启动之后，VBOOT-VHS < VBOOTFHL高阻态
器件启动之后，VBOOT-VHS < VBOOTFLHPGND
器件启动之后，VBOOT-VHS < VBOOTFHHPGND
器件启动之后，VBOOT-VHS < VBOOTFLL高阻态