ZHCSVQ6 April   2024 DLPC7530

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电源电气特性
    6. 5.6  引脚电气特性
    7. 5.7  DMD HSSI 电气特性
    8. 5.8  DMD 低速 LVDS 电气特性
    9. 5.9  V-by-One 接口电气特性
    10. 5.10 FPD-Link LVDS 电气特性
    11. 5.11 USB 电气特性
    12. 5.12 系统振荡器时序要求
    13. 5.13 电源和复位时序要求
    14. 5.14 DMD HSSI 时序要求
    15. 5.15 DMD 低速 LVDS 时序要求
    16. 5.16 V-by-One 接口一般时序要求
    17. 5.17 FPD-Link 接口一般时序要求
    18. 5.18 并行接口一般时序要求
    19. 5.19 源帧时序要求
    20. 5.20 同步串行端口接口时序要求
    21. 5.21 控制器和目标 I2C 接口时序要求
    22. 5.22 可编程输出时钟时序要求
    23. 5.23 JTAG 边界扫描接口时序要求（仅限调试）
    24. 5.24 JTAG ARM 多 ICE 接口时序要求（仅限调试）
    25. 5.25 多跟踪 ETM 接口时序要求
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 输入源
      2. 6.3.2 处理延迟
      3. 6.3.3 并行接口
      4. 6.3.4 FPD-Link 接口
      5. 6.3.5 V-by-One 接口
      6. 6.3.6 DMD (HSSI) 接口
      7. 6.3.7 程序存储器闪存接口
      8. 6.3.8 GPIO 支持的功能
      9. 6.3.9 调试支持
    4. 6.4 器件工作模式
      1. 6.4.1 待机模式
      2. 6.4.2 工作模式
        1. 6.4.2.1 正常配置
        2. 6.4.2.2 低延时配置
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
  9. 8 电源相关建议
    1. 8.1 电源管理
    2. 8.2 热插拔用法
    3. 8.3 未使用的输入源接口的电源
    4. 8.4 电源
      1. 8.4.1 1.15V 电源
      2. 8.4.2 1.21V 电源
      3. 8.4.3 1.8V 电源
      4. 8.4.4 3.3V 电源
  10. 9 布局
    1. 9.1 布局指南
      1. 9.1.1  通用布局准则
      2. 9.1.2  电源布局指南
      3. 9.1.3  内部控制器 PLL 电源布局指南
      4. 9.1.4  DLPC7530 基准时钟布局指南
        1. 9.1.4.1 建议的晶体振荡器配置
      5. 9.1.5  V-by-One 接口布局注意事项
      6. 9.1.6  FPD-Link 接口布局注意事项
      7. 9.1.7  USB 接口布局注意事项
      8. 9.1.8  DMD 接口布局注意事项
      9. 9.1.9  未使用 CMOS 类型引脚的一般处理指南
      10. 9.1.10 最大引脚对引脚 PCB 互连蚀刻长度
    2. 9.2 散热注意事项
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 第三方产品免责声明
      2. 10.1.2 器件命名规则
        1. 10.1.2.1 器件标识
        2. 10.1.2.2 封装数据
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
      1. 10.6.1 视频时序参数定义
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1.     92

9.1.4.1 建议的晶体振荡器配置

表 9-2 建议的晶体配置
参数晶体 A晶体 B单位
晶体电路配置 并联谐振 并联谐振
晶体类型 基波（一次谐波） 基波（一次谐波）
晶体标称频率 40 38 MHz
晶体频率容差(1) ±100（最大 200p-p） ±100（最大 200p-p） PPM
晶振等效串联电阻 (ESR) 60（最大值） 60（最大值） Ω
晶体负载电容 20（最大值） 20（最大值） pF
晶体并联负载电容 7（最大值） 7（最大值） pF
温度范围 –40°C 至 +85°C –40°C 至 +85°C °C
驱动电平 100（标称值） 100（标称值） µW
RFB 反馈电阻（标称值） 1MΩ（标称值） 1MΩ（标称值） Ω
CL1 外部晶体负载电容器 请参阅(2) 中的公式。 请参阅(2) 中的公式。 pF
CL2 外部晶体负载电容器 请参阅(3) 中的公式。 请参阅(3) 中的公式。 pF
PCB 布局 建议在晶体周围设置接地隔离环。 建议在晶体周围设置接地隔离环。
(1) 晶体频率容差，包括精度、温度、老化和修整灵敏度。这些参数通常是单独指定的，是满足此要求所需的所有参数的总和。
(2) CL1 = 2 × (CL – Cstray_pll_refclk_i)，其中：Cstray_pll_refclk_i = 与控制器引脚 REFCLKx_ 相关的晶体引脚上的封装和 PCB 杂散电容之和。请参阅表 9-3。
(3) CL2 = 2 × (CL – Cstray_pll_refclk_o)，其中：Cstray_pll_refclk_o = 与控制器引脚 REFCLKx_O 相关的晶体引脚上的封装和 PCB 杂散电容之和。请参阅表 9-3。
表 9-3 晶体引脚电容
参数最小值标称值最大值单位
Cstray_pll_refclkA_i REFCLKA_I 处的封装和 PCB 杂散电容之和 4.5 pF
Cstray_pll_refclkA_o REFCLKA_O 处的封装和 PCB 杂散电容之和 4.5 pF
Cstray_pll_refclkB_i REFCLKB_I 上的封装和 PCB 杂散电容之和 4.5 pF
Cstray_pll_refclkB_o REFCLKB_O 处的封装和 PCB 杂散电容之和 4.5 pF

DLPC7530 中的晶体电路具有专用电源（VAD33_OSCA 和 VAD33_OSCB）引脚，每个引脚的推荐滤波如图 9-11 所示，建议值如表 9-1 所示。

DLPC7530 晶体电源滤波图 9-11 晶体电源滤波
表 9-4 DLPC7530 推荐的晶体器件
制造商器件型号标称频率频率容差、
频率稳定性、
老化/年		ESR负载电容工作温度驱动电平
TXC 7M38070001 (1) 38MHz 频率容差：
±20ppm		 最大 30Ω 12pF -40°C 至 +85°C 100µW
频率稳定性：
±20ppm
老化/年：±3ppm
TXC 7M40070041 (2) 40MHz 频率容差
±20ppm		 最大 30Ω 12pF -40°C 至 +85°C 100µW
频率稳定性：
±20ppm
老化/年：±3ppm
(1) 该器件需要一个值为 0 的 RS 电阻器。
(2) 该器件需要一个值为 0 的 RS 电阻器。