ZHCSVC0 May   2025 TPS4816-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 开关特性
    7. 6.7 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 电荷泵和栅极驱动器输出（VS、GATE、BST、SRC）
      2. 8.3.2 容性负载驱动
        1. 8.3.2.1 使用旁路 FET（G 驱动器）为负载电容器充电
        2. 8.3.2.2 使用主 FET（GATE 驱动）栅极压摆率控制
      3. 8.3.3 过流和短路保护
        1. 8.3.3.1 I2t 过流保护
          1. 8.3.3.1.1 具有自动重试功能的 I2t 过流保护
          2. 8.3.3.1.2 采用闭锁配置的 I2t 过流保护
        2. 8.3.3.2 短路保护
      4. 8.3.4 模拟电流监测器输出 (IMON)
      5. 8.3.5 基于 NTC 的温度检测 (TMP) 和模拟监测器输出 (ITMPO)
      6. 8.3.6 故障指示和诊断 (FLT)
      7. 8.3.7 反极性保护
      8. 8.3.8 欠压 (UVLO) 和过压 (OV) 保护
      9. 8.3.9 TPS48161-Q1 用作简单的栅极驱动器
    4. 8.4 器件功能模式
      1. 8.4.1 断电
      2. 8.4.2 关断模式
      3. 8.4.3 工作模式 (AM)
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用：驱动电容负载
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
      3. 9.2.3 应用曲线
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 接收文档更新通知
    2. 10.2 支持资源
    3. 10.3 商标
    4. 10.4 静电放电警告
    5. 10.5 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

5 引脚配置和功能

TPS4816-Q1 RGE 封装，23 引脚 VQFN（俯视图）图 5-1 RGE 封装，23 引脚 VQFN（俯视图）
表 5-1 引脚功能
引脚类型(1)说明
名称

TPS48160-Q1

TPS48161-Q1

EN/UVLO

1

1

I

EN/UVLO 输入。

此引脚上的电压高于 V(UVLOR) (1.21V) 即可实现正常运行。如果 EN/UVLO 低于 V(UVLOF)，则 GATE 驱动器会被关断。

强制此引脚低于 V(ENF) (0.3V) 会关断器件，从而将静态电流降低至约 1µA（典型值）。（可选）通过电阻分压器连接到输入电源以设置欠压锁定。

当 EN/UVLO 保持悬空时，100nA 的内部下拉会将 EN/UVLO 拉至低电平并使器件保持关断状态。

INP_G

2

2

I

由 G 控制的外部 FET 输入信号。

兼容 CMOS 的 GND 输入基准可设置 G 引脚的状态。

INP_G 具有下拉至 GND 的 100nA 内部弱下拉，可在 INP_G 悬空时使 G 拉至 SRC。

INP

3

3

I

由 GATE 控制的外部 FET 输入信号。

兼容 CMOS 的 GND 输入基准可设置 GATE 引脚的状态。

INP 具有下拉至 GND 的 100nA 内部弱下拉，可在 INP 保持悬空时使 GATE 保持拉至 SRC。

I_DIR

4

4

O

开漏 I_DIR 输出。

当流经 CS1+ 和 CS1– 的电流反向流动时，该引脚被器件置为低电平有效。

OV

5

5

I

可调节过压阈值输入。

从输入电源，OV 到 GND 之间连接一个电阻梯。当 OV 上的电压超过过压切断阈值时，GATE 和 G 被拉低至 SRC，从而关断外部 FET。当 OV 上的电压低于 OV 下降阈值时，GATE 或 G 被上拉至 BST，从而导通外部 FET。

不使用时，OV 必须连接至 GND。当 OV 保持悬空时，100nA 的内部下拉会将 OV 拉至低电平，GATE 或 G 将被上拉至 BST。

FLT

6

6

O

开漏故障输出。

FLT 会在电荷泵 UVLO、主或预充电 FET SCP、I2t 计时器触发、OV 期间变为低电平。

在 I2t 引脚上的电压达到故障阈值 2V 后，该引脚置为低电平有效。该引脚会指示主 FET 因过载状况而即将关断。该引脚在短路期间置为低电平有效，同时 GATE 关断。

直到过流状况和自动重试时间到期，FLT 引脚才不会进入高阻抗状态。

TMR

7

7

I

过流故障后的自动重试或锁存计时器输入。

TMR 引脚与 GND 之间的电容器可设置重试期间的时间。将它保持开路可设置最快速度。

连接 CTMR 上的电阻器（从 TMR 引脚到 GND）可实现闭锁功能。

GND

8

8

G

将 GND 连接到系统地。

IMON

9

9

O

模拟双向电流监测器输出。

该引脚通过外部电流检测电阻 RSNS 提供按比例降低的电流。该引脚与 GND 之间的电阻可将电流成比例转换为电压。

如果不使用，请保持悬空，或者可以接地。

ITMPO

10

10

O

模拟温度输出。

模拟电压反馈可提供与热敏电阻温度成比例的电压。

如果不使用，请保持悬空。

IOC

11

—

I

过流检测设置。

IOC 与 GND 之间的电阻器可以设置过流比较器阈值。也可以使用 MCU 从外部驱动 IOC 引脚。

N.C.

—

11

—

无连接。

I2t

12

—

O

I2t 计时器输入。

I2t 引脚与 GND 之间的电容器可设置过流时间 (tOC)。

N.C.

—

12

—

无连接。

G

13

13

O

外部旁路 FET 的栅极。

100µA 峰值拉电流和 0.39A 灌电流容量。

连接到外部旁路 FET 的栅极。

BST

14

14

O

高侧自举电源。

应该在此引脚和 SRC 之间连接一个最小值为 0.1µF 的外部电容器。此引脚上的电压摆幅为 12V 至 (VIN + 12V)。

SRC

15

15

O

外部 FET 的源极连接。

GATE

16

16

O

高电流栅极驱动器上拉和下拉。

0.5A 峰值拉电流和 2A 灌电流容量。

该引脚会将 GATE 上拉至 BST 并下拉至 SRC。为了实现最快导通和关断，请将该引脚直接连接到主路径中外部高侧 MOSFET 的栅极。

TMP

18

18

I

温度输入。

与外部 NTC 热敏电阻的模拟连接。

如果不使用此功能，请将 TMP 引脚直接连接到 VS

CS1–

19

19

I

主路径电流检测负输入。

将电阻 (RSETR) 放置在 CS1– 与外部电流检测电阻之间，用于设置反向 IMON 增益。

CS1+

20

20

I

主路径电流检测正输入。

将电阻 (RSETF) 放置在 CS1+ 与外部电流检测电阻之间，用于设置正向 IMON 增益。

如果不使用主 FET 电流检测功能，请将 CS1+ 和 CS1– 连接到 VBATT。

ISCP

21

21

I

短路检测阈值设置。

如果不需要短路保护功能，请将 ISCP 连接到 DRN。

VS

22

22

电源

控制器的电源引脚。

CS2–

23

23

I

旁路路径电流检测负输入。

DRN

24

24

I

主路径 SCP 检测负输入。

如果不使用旁路路径，请将 DRN+ 和 CS2– 一起连接到 RSNS 之后的 VBATT。

GND

散热焊盘

—

—

将外露散热焊盘连接到 GND 平面。

(1) I = 输入，O = 输出，I/O = 输入或输出，G = 接地，P = 电源。