ZHCSUG9C January   2024  – March 2025 LMG3100R017 , LMG3100R044

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 热性能信息
    6. 5.6 电气特性
    7. 5.7 典型特性
  7. 6 参数测量信息
    1. 6.1 传播延迟和失配测量
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 控制输入
      2. 7.3.2 启动和 UVLO
      3. 7.3.3 自举电源电压钳位
      4. 7.3.4 电平转换
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 设计要求
      2. 8.2.2 详细设计过程
        1. 8.2.2.1 VCC 旁路电容器
        2. 8.2.2.2 自举电容器
        3. 8.2.2.3 压摆率控制
        4. 8.2.2.4 与模拟控制器配合使用
        5. 8.2.2.5 功率耗散
      3. 8.2.3 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

7.3.2 启动和 UVLO

LMG3100 在 VCC 和 HB（自举）电源上均具有 UVLO。当 VCC 电压低于 3.8V 阈值电压时，HI 和 LI 输入均被忽略，以防止 GaN FET 发生部分导通。此外，如果 VCC 电压不足，则 UVLO 会主动将高侧和低侧 GaN FET 栅极拉低。当 HB 至 HS 自举电压低于 3.2V UVLO 阈值时，仅高侧 GaN FET 栅极被拉低。两个 UVLO 阈值电压均具有 200mV 迟滞以避免抖动。

表 7-1 VCC UVLO 功能逻辑运算
条件（对于以下所有情况，VHB-HS > VHBR）HILISW
在器件启动期间，VCC - VSS < VCCRHL高阻态
在器件启动期间，VCC - VSS < VCCRLH高阻态
在器件启动期间，VCC - VSS < VCCRHH高阻态
在器件启动期间，VCC - VSS < VCCRLL高阻态
在器件启动后，VCC - VSS < VCCR - VCC(hyst)HL高阻态
在器件启动后，VCC - VSS < VCCR - VCC(hyst)LH高阻态
在器件启动后，VCC - VSS < VCCR - VCC(hyst)HH高阻态
在器件启动后，VCC - VSS < VCCR - VCC(hyst)LL高阻态
表 7-2 VHB-HS UVLO 功能逻辑运算
条件（对于以下所有情况，VCC > VCCR）HILISW
器件启动期间，VHB-HS < VHBRHL高阻态
器件启动期间，VHB-HS < VHBRLHPGND
器件启动期间，VHB-HS < VHBRHHPGND
器件启动期间，VHB-HS < VHBRLL高阻态
在器件启动后，VHB-HS < VHBR - VHB(hyst)HL高阻态
在器件启动后，VHB-HS < VHBR - VHB(hyst)LHPGND
在器件启动后，VHB-HS < VHBR - VHB(hyst)HHPGND
在器件启动后，VHB-HS < VHBR - VHB(hyst)LL高阻态