ZHCSTJ2B October   2023  – February 2026 TPS3762-Q1

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
    1. 4.1 器件命名规则
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 开关要求
    7. 6.7 时序要求
    8. 6.8 时序图
    9. 6.9 典型特性
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 输入电压 (VDD)
        1. 7.3.1.1 欠压锁定 (VPOR < VDD < UVLO)
        2. 7.3.1.2 上电复位 (VDD < VPOR)
      2. 7.3.2 SENSE
        1. 7.3.2.1 反极性保护
        2. 7.3.2.2 SENSE 迟滞
      3. 7.3.3 输出逻辑配置
        1. 7.3.3.1 开漏
        2. 7.3.3.2 低电平有效 (RESET)
        3. 7.3.3.3 锁存
        4. 7.3.3.4 UV 旁路
      4. 7.3.4 用户可编程复位延时时间
        1. 7.3.4.1 复位延时时间配置
      5. 7.3.5 用户可编程检测延迟
        1. 7.3.5.1 检测延时时间配置
      6. 7.3.6 内置自检
    4. 7.4 器件功能模式
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 可调电压阈值
    3. 8.3 典型应用
      1. 8.3.1 设计 1：非电池电源监控
        1. 8.3.1.1 设计要求
        2. 8.3.1.2 详细设计过程
          1. 8.3.1.2.1 设置电压阈值
          2. 8.3.1.2.2 满足检测和复位延迟要求
          3. 8.3.1.2.3 设置电源电压
          4. 8.3.1.2.4 启动内置自检和清除锁存器
        3. 8.3.1.3 应用曲线
    4. 8.4 电源相关建议
      1. 8.4.1 功率损耗和器件运行
    5. 8.5 布局
      1. 8.5.1 布局指南
      2. 8.5.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

5 引脚配置和功能

TPS3762-Q1 DDF 封装，8 引脚 SOT-23，TPS3762-Q1（顶视图）图 5-1 DDF 封装，
8 引脚 SOT-23，
TPS3762-Q1（顶视图）
表 5-1 引脚功能

引脚

类型(1)说明
名称编号
VDD1I输入电源电压：电源电压引脚。对于有噪声的系统，请使用 0.1µF 电容器旁路至 GND。
SENSE2I

检测电压：将此引脚连接到必须监控的电源轨。请参阅第 8.3.2 节以了解更多详细信息。

检测拓扑：过压 (OV) 或欠压 (UV) 或窗口 (OV + UV)

GND

3

-接地。接地引脚。所有 GND 引脚必须以电气方式连接到电路板接地。
RESET4O

输出复位信号：当 SENSE 在 CTS 设置的检测延时时间后超过电压阈值时，RESET 置为有效、并在 SENSE 退出故障条件后在 CTR 设置的复位延时时间内保持有效。对于锁存器型号，RESET 保持有效状态、直到锁存器被清除。低电平有效开漏复位输出需要一个外部上拉电阻器。请参阅第 8.3.3.2 节以了解更多详细信息。

输出拓扑：开漏低电平有效

BIST5

O

内置自检：当 BIST_EN / LATCH_CLR 或 BIST_EN 引脚上出现逻辑高电平输入时，BIST 置为有效，这将启动内部 BIST 测试。BIST 在 tBIST 时间后恢复，表示 BIST 成功完成。如果在 BIST 期间出现故障，BIST 保持置为有效的时间会长于 tBIST。BIST 低电平有效开漏输出需要一个外部上拉电阻器。请参阅第 8.3.6 节以了解更多详细信息。

BIST_EN / LATCH_CLR

6

I

内置自检使能和锁存清除：BIST_EN / LATCH_CLR 上必须出现上升沿输入才能启动 BIST。对于启用了锁存器的器件，逻辑低电平输入将启用锁存器，逻辑高电平输入将禁用/清除锁存。引脚 6 具有一个内部 100kΩ 下拉电阻器，可用于实现启动锁存。请参阅第 8.3.6 节以了解更多详细信息。
CTR7

O

RESET 延时时间：RESET 的用户可编程复位延时时间。连接外部电容器来实现可调节的延时时间，或使引脚悬空来实现最短延时。有关更多详细信息，请参阅第 8.3.4 节。

CTS

8

O

SENSE 延时时间：SENSE 的用户可编程检测延时时间。连接外部电容器来实现可调节的延时时间，或使引脚悬空来实现最短延时。请参阅第 8.3.5 节以了解更多详细信息。
(1) I = 输入；O = 输出