ZHCSR21J December 2003 – March 2025 OPA695
PRODUCTION DATA
对于运算放大器来说,要求最苛刻但很常见的负载条件之一是容性负载。通常情况下,容性负载是 ADC 的输入(包括可推荐用于改善 ADC 线性度的附加外部电容)。当容性负载直接置于输出引脚上时,高速高开环增益放大器(如 OPA695)可能容易降低稳定性和闭环响应峰值。考虑放大器的开环输出电阻时,该容性负载会在信号路径中引入额外的极点,这会减小相位裕度。这一问题已经有几种建议的外部解决方案。当主要考虑因素为频率响应平坦度、脉冲响应保真度和失真时,最简单和最有效的解决方案是在放大器输出端与容性负载之间插入串联隔离电阻器 (RISO) 来隔离容性负载 (CL) 与反馈环路。图 7-3 显示了该配置。此配置不会消除环路响应中的极点,但是会移动极点,并在更高的频率下增加零点。额外的零点可用于消除来自容性负载极点的相位滞后,从而增大相位裕度并提高稳定性。
典型特性显示了建议的 RS 与电容负载间的关系以及在负载下产生的频率响应。大于 2pF 的寄生容性负载会开始降低 OPA695 的性能。较长的 PCB 布线、不匹配的电缆以及连接到多个器件都会导致超出该值。务必仔细考虑这种影响,并将建议的串联电阻器放置在尽可能靠近 OPA695 输出引脚的位置(请参阅 节 7.4.1)。