MSPM0 G 系列 MCU 硬件开发指南
- ZHCABY3B march 2023 – june 2023 MSPM0G1105 , MSPM0G1106 , MSPM0G1107 , MSPM0G1505 , MSPM0G1506 , MSPM0G1507 , MSPM0G3105 , MSPM0G3106 , MSPM0G3107 , MSPM0G3505 , MSPM0G3506 , MSPM0G3507

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MSPM0 G 系列 MCU 硬件开发指南

本资源的原文使用英文撰写。为方便起见，TI 提供了译文；由于翻译过程中可能使用了自动化工具，TI 不保证译文的准确性。为确认准确性，请务必访问 ti.com 参考最新的英文版本（控制文档）。

摘要

MSPM0 G 系列微控制器 (MCU) 产品系列提供多种具有超低功耗和集成式模拟数字外设的 32 位 MCU，适用于检测、测量和控制应用。本应用手册涵盖了使用 MSPM0 G 系列 MCU 进行硬件开发所需的信息，包括电源、复位电路、时钟、调试器连接、关键模拟外设、通信接口、GPIO 和电路板布局布线指南的详细硬件设计信息。

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1 MSPM0G 硬件设计检查清单

表 1-1 描述了 MSPM0G 硬件设计过程中需要检查的主要内容。以下各节提供了更多详细信息。

表 1-1 MSPM0G 硬件设计检查清单

引脚	说明	要求
VDD	电源正极引脚	在 VDD 和 VSS 之间放置 10μF 和 100nF 电容器，并使这些器件靠近 VDD 和 VSS 引脚。
VSS	电源负极引脚	在 VDD 和 VSS 之间放置 10μF 和 100nF 电容器，并使这些器件靠近 VDD 和 VSS 引脚。
VCORE	内核电压（典型值：1.35V）	将一个 470nF 电容器连接到 VSS。请勿向 VCORE 引脚提供任何电压或施加任何外部负载。
NRST	复位引脚	连接一个外部 47kΩ 上拉电阻和一个 10nF 下拉电容。
ROSC	外部基准电阻引脚	将一个外部 100kΩ/±0.1%、25ppm 电阻连接到 VSS，以在需要时实现高 SYSOSC 精度。可以保持开路。应用对 SYSOSC 没有高精度要求。
VREF+	电压基准电源 - 外部基准输入	当使用 VREF+ 和 VREF- 为 ADC 等模拟外设提供外部电压基准时，必须在 VREF+ 与 VREF-/GND 之间放置一个去耦电容，该电容基于外部基准源。如果应用不需要外部电压基准，则可以保持开路。
VREF-	电压基准接地电源 - 外部基准输入
SWCLK	来自调试探针的串行线时钟	内部下拉到 VSS，不需要任何外部器件。
SWDIO	双向（共享）串行线数据	内部上拉到 VDD，不需要任何外部器件。
PA0、PA1	开漏 I/O	输出高电平所需的上拉电阻
PA18	默认 BSL 调用引脚	保持下拉状态，以避免在复位后进入 BSL 模式。（BSL 调用引脚可以重新映射。）
PAx（不包括 PA0、PA1）	通用 I/O	将相应的引脚功能设置为 GPIO (PINCMx.PF = 0x1) 并使用内部上拉或下拉电阻器将未使用的引脚配置为输出低电平或输入。

注：对于任何具有第二功能（与通用 I/O 共用）的未使用引脚，都必须遵循“PAx”未使用引脚连接指南。

TI 建议将一个 10μF 和一个 0.1nF 低 ESR 陶瓷去耦电容器组合连接到 VDD 和 VSS 引脚。可以使用值更大的电容，但可能会影响电源轨斜升时间。去耦电容必须尽可能靠近其去耦的引脚的位置（几毫米范围内）。

NRST 复位引脚需要连接一个外部 47kΩ 上拉电阻和一个 10nF 下拉电容。

SYSOSC 频率校正环路 (FCL) 电路利用一个组装在 ROSC 引脚和 VSS 之间的外部 100kΩ 电阻，通过为 SYSOSC 提供精密基准电流来稳定 SYSOSC 频率。如果未启用 SYSOSC FCL，则不需要该电阻。

对于支持外部晶振的器件，在使用外部晶振时，需要为晶体振荡器引脚使用外部旁路电容。

VCORE 引脚上需要连接一个 0.47μF 的电容，并且该电容需要靠近器件放置，与器件接地之间的距离最小。

对于 5V 容限开漏 (ODIO)，如果使用 ODIO，则需要一个上拉电阻来输出 I2C 和 UART 功能所需的高电平。

图 1-1 MSPM0G 典型应用原理图

2 MSPM0G 器件中的电源

该器件由 VDD 和 VSS 连接进行供电。该器件支持在 1.62V 至 3.6V 的电源电压下运行，并能以 1.62V 电源电压启动。电源管理单元 (PMU) 为器件生成稳压内核电源，并对外部电源进行监控。此外，还包含供 PMU 和其他模拟外设使用的带隙电压基准。VDD 直接用于提供 IO 电源 (VDDIO) 和模拟电源 (VDDA)。VDDIO 和 VDDA 在内部连接到 VDD，因此无需额外的电源引脚（有关详细信息，请参阅器件数据表）。

2.1 数字电源

VCORE 稳压器

内部低压降线性稳压器会生成一个 1.35V 电源轨来为器件内核供电。通常，内核稳压器输出 (VCORE) 为内核逻辑（包括 CPU、数字外设和器件存储器）供电。内核稳压器需要一个连接在器件 VCORE 引脚和 VSS（接地）之间的外部电容器 (CVCORE)（请参阅图 2-1）。有关 C_VCORE 的正确值和容差，请参阅器件特定的数据表。C_VCORE 应靠近 VCORE 引脚放置。

在除 SHUTDOWN 外的所有电源模式中，内核稳压器均处于运行状态。在所有其他功耗模式（RUN、SLEEP、STOP 和 STANDBY）中，稳压器的驱动强度会自动配置为支持每种模式的最大负载电流。这降低了使用低功耗模式时稳压器的静态电流，从而提高了低功耗性能。

图 2-1 V_CORE 稳压器电路

2.2 模拟电源

模拟多路复用器 VBOOST

PMU 中的 VBOOST 电路会生成内部 VBOOST 电源，供器件上 COMP、GPAMP 和 OPA（如有）中的模拟多路复用器使用。VBOOST 电路可在外部电源电压 (VDD) 范围内实现一致的模拟多路复用器性能。

启用和禁用 VBOOST

SYSCTL 会根据以下参数自动管理 VBOOST 电路的使能请求：

COMP、OPA 和 GPAMP 外设 PWREN 设置
任何 COMP 已启用的模式设置（FAST 与 ULP 模式）。
SYSCTL 中 GENCLKCFG 寄存器的 ANACPUMPCFG 控制位。

在 SYSRST 之后，VBOOST 默认被禁用。在使用 COMP、OPA 或 GPAMP 之前，应用软件无需启用 VBOOST 电路。当 COMP、OPA 或 GPAMP 由应用软件启用时，SYSCTL 还会使 VBOOST 电路支持模拟外设。

注： VBOOST 电路具有从禁用状态转换到启用状态的启动时间要求（典型值为 12μs）。如果 COMP、OPA 或 GPAMP 的启动时间小于 VBOOST 启动时间，则会延长外设启动时间以计入 VBOOST 启动时间。

带隙基准

PMU 提供一个温度和电源电压稳定的带隙电压基准，此基准供器件用于内部功能，其中包括：

驱动欠压复位电路阈值。
设置内核稳压器的输出电压。
驱动片上模拟外设的片上 VREF 电平。

带隙基准在 RUN、SLEEP、STOP 模式下启用。该基准在 STANDBY 模式下以采样模式运行，以降低功耗；在 SHUTDOWN 模式下被禁用。SYSCTL 会自动管理带隙状态，无需用户配置。

2.3 内置电源和电压基准

MSPM0G 系列的 VREF 模块是共享电压基准模块，可供各种板载模拟外设利用。

VREF 模块的特性包括：

1.4V 和 2.5V 用户可选内部基准。
支持在 VREF+ 和 VREF- 器件引脚上接收外部基准电压。
采样保持模式支持在 STANDBY 工作模式下运行 VREF。
内部基准支持 ADC、COMP 和 OPA。

为 MCU 提供外部基准时，TI 建议在基准引脚上连接一个去耦电容器，具体值取决于电压源（请参阅图 2-2）。

图 2-2 VREF 电路

2.4 推荐的电源去耦电路

TI 建议将 10µF 和 100nF 的低 ESR 陶瓷去耦电容组合连接至 DVCC 引脚（请参阅图 2-3）。可以使用值更大的电容，但可能会影响电源轨斜升时间。去耦电容必须尽可能靠近其去耦的引脚的位置（几毫米范围内）。

图 2-3 电源去耦电路