ZHCSBD7C August   2013  – June 2024 UCC27524A

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 开关特性
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 工作电源电流
      2. 6.3.2 输入级
      3. 6.3.3 使能功能
      4. 6.3.4 输出级
    4. 6.4 低传播延迟和紧密匹配的输出
    5. 6.5 器件功能模式
  8. 7 应用和实施
    1. 7.1 应用信息
    2. 7.2 典型应用
      1. 7.2.1 设计要求
      2. 7.2.2 详细设计过程
        1. 7.2.2.1 VDD 和欠压锁定
        2. 7.2.2.2 驱动电流和功率损耗
      3. 7.2.3 应用曲线
  9. 8 电源相关建议
  10. 9 布局
    1. 9.1 布局指南
    2. 9.2 布局示例
    3. 9.3 散热注意事项
  11. 10器件和文档支持
    1. 10.1 器件支持
      1. 10.1.1 第三方产品免责声明
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

1 特性

  • 业界通用引脚排列
  • 两个独立的栅极驱动通道
  • 5A 峰值拉电流和灌电流
  • 针对每个输出提供独立的使能功能
  • TTL 和 CMOS 兼容型逻辑阈值（与电源电压无关）
  • 可实现高抗噪性的迟滞逻辑阈值
  • 能够在输入端处理负电压 (–5V)
  • 输入和使能引脚电压电平不受 VDD 引脚辅助电源电压限制
  • 4.5V 至 18V 单电源电压范围
  • 在 VDD 欠压锁定 (UVLO) 状态下，输出保持低电平（确保上电和断电期间无干扰运行）
  • 短暂传播延迟（典型值为 17ns）
  • 快速上升和下降时间（典型值分别为 6ns 和 10ns）
  • 2 个通道之间的延迟匹配典型值为 1ns
  • 两个输出并联，以获得更大的驱动电流
  • 当输入悬空时，输出保持低电平
  • SOIC-8 和 HVSSOP-8 PowerPAD™ 封装选项
  • 工作结温范围：–40°C 至 150°C