ZHCSF55F June   2016  – November 2024 UCC21520

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 说明（续）
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  功率等级
    6. 6.6  绝缘规格
    7. 6.7  安全限值
    8. 6.8  电气特性
    9. 6.9  时序要求
    10. 6.10 开关特性
    11. 6.11 绝缘特性曲线
    12. 6.12 典型特性
  8. 7 参数测量信息
    1. 7.1 传播延迟和脉宽失真度
    2. 7.2 上升至下降时间
    3. 7.3 输入和禁用响应时间
    4. 7.4 可编程死区时间
    5. 7.5 上电 UVLO 到输出延迟
    6. 7.6 CMTI 测试
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 VDD、VCCI 和欠压锁定 (UVLO)
      2. 8.3.2 输入和输出逻辑表
      3. 8.3.3 输入级
      4. 8.3.4 输出级
      5. 8.3.5 UCC21520 和 UCC21520A 中的二极管结构
    4. 8.4 器件功能模式
      1. 8.4.1 禁用引脚
      2. 8.4.2 可编程死区时间 (DT) 引脚
        1. 8.4.2.1 将 DT 引脚连接到 VCC
        2. 8.4.2.2 DT 引脚连接至 DT 和 GND 引脚之间的编程电阻器
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
        1. 9.2.2.1 设计 INA/INB 输入滤波器
        2. 9.2.2.2 选择外部自举二极管及其串联电阻
        3. 9.2.2.3 栅极驱动器输出电阻器
        4. 9.2.2.4 栅极至源极电阻器选择
        5. 9.2.2.5 估算栅极驱动器功率损耗
        6. 9.2.2.6 估算结温
        7. 9.2.2.7 选择 VCCI、VDDA/B 电容器
          1. 9.2.2.7.1 选择 VCCI 电容器
          2. 9.2.2.7.2 选择 VDDA（自举）电容器
          3. 9.2.2.7.3 选择 VDDB 电容器
        8. 9.2.2.8 死区时间设置指南
        9. 9.2.2.9 具有输出级负偏置的应用电路
      3. 9.2.3 应用曲线
  11. 10电源相关建议
  12. 11布局
    1. 11.1 布局指南
    2. 11.2 布局示例
  13. 12器件和文档支持
    1. 12.1 第三方产品免责声明
    2. 12.2 文档支持
      1. 12.2.1 相关文档
    3. 12.3 认证
    4. 12.4 接收文档更新通知
    5. 12.5 支持资源
    6. 12.6 商标
    7. 12.7 静电放电警告
    8. 12.8 术语表
  14. 13修订历史记录
  15. 14机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • DW|16
散热焊盘机械数据 (封装 | 引脚)
订购信息

5 引脚配置和功能

UCC21520 UCC21520A DW 封装16 引脚 SOIC顶视图图 5-1 DW 封装16 引脚 SOIC顶视图
表 5-1 引脚功能
引脚 类型(1) 说明
名称 编号
DISABLE 5 I 设置为高电平时可同时禁用两个驱动器输出，而设置为低电平或保持开路时可启用输出。该引脚在保持开路时在内部被拉至低电平。为了实现更好的抗噪性能，如果不使用该引脚，则建议将其接地。连接到远距离微控制器时，可靠近 DIS 引脚放置约 1nF 的低 ESR/ESL 电容器进行旁路。
DT 6 I 可编程的死区时间功能。
将 DT 连接到 VCCI 允许输出重叠。在 DT 和 GND 之间放置一个 2kΩ 至 500kΩ 的电阻器 (RDT) 可根据以下公式调整死区时间：DT (ns) = 10 × RDT (kΩ)。建议在 DT 引脚附近将一个 ≤1nF 的陶瓷电容器与 RDT 并联，以实现更好的抗噪性能。不建议将 DT 引脚悬空。
GND 4 P 初级侧地基准。初级侧的所有信号都以该地为基准。
INA 1 I A 通道的输入信号。INA 输入具有兼容 TTL/CMOS 的输入阈值。该引脚在保持开路时在内部被拉至低电平。为了实现更好的抗噪性能，如果不使用该引脚，则建议将其接地。
INB 2 I B 通道的输入信号。INB 输入具有兼容 TTL/CMOS 的输入阈值。该引脚在保持开路时在内部被拉至低电平。为了实现更好的抗噪性能，如果不使用该引脚，则建议将其接地。
NC 7 – 无内部连接。
NC 12 – 无内部连接。
NC 13 – 无内部连接。
OUTA 15 O 驱动器 A 的输出。连接到 A 通道 FET 或 IGBT 的栅极。
OUTB 10 O 驱动器 B 的输出。连接到 B 通道 FET 或 IGBT 的栅极。
VCCI 3 P 初级侧电源电压。使用尽可能靠近器件的低 ESR/ESL 电容器在本地进行去耦（连接至 GND）。
VCCI 8 P 初级侧电源电压。此引脚在内部短接至引脚 3。
VDDA 16 P 驱动器 A 的次级侧电源。使用尽可能靠近器件的低 ESR/ESL 电容器在本地进行去耦（连接至 VSSA）。
VDDB 11 P 驱动器 B 的次级侧电源。使用尽可能靠近器件的低 ESR/ESL 电容器在本地进行去耦（连接至 VSSB）。
VSSA 14 P 次级侧驱动器 A 接地。次级侧 A 通道的接地参考。
VSSB 9 P 次级侧驱动器 B 接地。次级侧 B 通道的接地参考。
(1) P = 电源，G = 地，I = 输入，O = 输出