ZHCSJS3E may   2019  – june 2023 TMS320F28384D , TMS320F28384D-Q1 , TMS320F28384S , TMS320F28384S-Q1 , TMS320F28386D , TMS320F28386D-Q1 , TMS320F28386S , TMS320F28386S-Q1 , TMS320F28388D , TMS320F28388S

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
    1. 3.1 功能方框图
  5. 4 修订历史记录
  6. 5 器件比较
    1. 5.1 相关产品
  7. 6 终端配置和功能
    1. 6.1 引脚图
    2. 6.2 引脚属性
    3. 6.3 信号说明
      1. 6.3.1 模拟信号
      2. 6.3.2 数字信号
      3. 6.3.3 电源和接地
      4. 6.3.4 测试、JTAG 和复位
    4. 6.4 带有内部上拉和下拉的引脚
    5. 6.5 引脚复用
      1. 6.5.1 “GPIO 多路复用引脚”表
      2. 6.5.2 输入 X-BAR
      3. 6.5.3 输出 X-BAR、CLB X-BAR、CLB 输出 X-BAR 和 ePWM X-BAR
      4. 6.5.4 USB 引脚多路复用
      5. 6.5.5 高速 SPI 引脚多路复用
      6. 6.5.6 高速 SSI 引脚多路复用
    6. 6.6 未使用引脚的连接
  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级 - 商用
    3. 7.3  ESD 等级 - 汽车
    4. 7.4  建议运行条件
    5. 7.5  功耗摘要
      1. 7.5.1 系统电流消耗（外部电源）
      2. 7.5.2 工作模式测试说明
      3. 7.5.3 电流消耗图
      4. 7.5.4 减少电流消耗
        1. 7.5.4.1 每个禁用外设的典型电流降低
    6. 7.6  电气特性
    7. 7.7  ZWT 封装的热阻特性
    8. 7.8  PTP 封装的热阻特性
    9. 7.9  散热设计注意事项
    10. 7.10 系统
      1. 7.10.1  电源管理模块 (PMM)
        1. 7.10.1.1 引言
        2. 7.10.1.2 概述
          1. 7.10.1.2.1 电源轨监视器
          2. 7.10.1.2.2 I/O POR（上电复位）监视器
          3. 7.10.1.2.3 VDD POR（上电复位）监视器
          4. 7.10.1.2.4 外部监控器使用情况
          5. 7.10.1.2.5 延迟块
        3. 7.10.1.3 外部元件
          1. 7.10.1.3.1 去耦电容器
          2. 7.10.1.3.2 VDDIO 去耦
        4. 7.10.1.4 电源时序
          1. 7.10.1.4.1 电源引脚联动
          2. 7.10.1.4.2 信号引脚电源序列
          3. 7.10.1.4.3 电源引脚电源序列
            1. 7.10.1.4.3.1 电源序列
            2. 7.10.1.4.3.2 电源时序摘要和违规影响
            3. 7.10.1.4.3.3 电源压摆率
        5. 7.10.1.5 电源管理模块电气数据和时序
          1. 7.10.1.5.1 电源管理模块运行条件
          2. 7.10.1.5.2 电源管理模块特性
      2. 7.10.2  复位时序
        1. 7.10.2.1 复位源
        2. 7.10.2.2 复位电气数据和时序
          1. 7.10.2.2.1 复位 (XRSn) 时序要求
          2. 7.10.2.2.2 复位 (XRSn) 开关特性
          3. 7.10.2.2.3 复位时序图
      3. 7.10.3  时钟规格
        1. 7.10.3.1 时钟源
        2. 7.10.3.2 时钟频率、要求和特性
          1. 7.10.3.2.1 输入时钟频率和时序要求，PLL 锁定时间
            1. 7.10.3.2.1.1 输入时钟频率
            2. 7.10.3.2.1.2 XTAL 振荡器特性
            3. 7.10.3.2.1.3 X1 时序要求
            4. 7.10.3.2.1.4 AUXCLKIN 时序要求
            5. 7.10.3.2.1.5 APLL 特性
          2. 7.10.3.2.2 内部时钟频率
            1. 7.10.3.2.2.1 内部时钟频率
          3. 7.10.3.2.3 输出时钟频率和开关特性
            1. 7.10.3.2.3.1 XCLKOUT 开关特征（旁路或启用 PLL）
        3. 7.10.3.3 输入时钟
        4. 7.10.3.4 XTAL 振荡器
          1. 7.10.3.4.1 引言
          2. 7.10.3.4.2 概述
            1. 7.10.3.4.2.1 电子振荡器
              1. 7.10.3.4.2.1.1 运行模式
                1. 7.10.3.4.2.1.1.1 晶体的工作模式
                2. 7.10.3.4.2.1.1.2 单端工作模式
              2. 7.10.3.4.2.1.2 XCLKOUT 上的 XTAL 输出
            2. 7.10.3.4.2.2 石英晶体
            3. 7.10.3.4.2.3 GPIO 工作模式
          3. 7.10.3.4.3 正常运行
            1. 7.10.3.4.3.1 ESR – 有效串联电阻
            2. 7.10.3.4.3.2 Rneg - 负电阻
            3. 7.10.3.4.3.3 启动时间
              1. 7.10.3.4.3.3.1 X1/X2 前提条件
            4. 7.10.3.4.3.4 DL – 驱动电平
          4. 7.10.3.4.4 如何选择晶体
          5. 7.10.3.4.5 测试
          6. 7.10.3.4.6 常见问题和调试提示
          7. 7.10.3.4.7 晶体振荡器规格
            1. 7.10.3.4.7.1 晶体振荡器电气特性
            2. 7.10.3.4.7.2 晶振等效串联电阻 (ESR) 要求
            3. 7.10.3.4.7.3 晶体振荡器参数
            4. 7.10.3.4.7.4 晶体振荡器电气特性
        5. 7.10.3.5 内部振荡器
          1. 7.10.3.5.1 INTOSC 特性
      4. 7.10.4  闪存参数
        1. 7.10.4.1 闪存参数 
        2.       111
      5. 7.10.5  RAM 规格
      6. 7.10.6  ROM 规格
      7. 7.10.7  仿真/JTAG
        1. 7.10.7.1 JTAG 电气数据和时序
          1. 7.10.7.1.1 JTAG 时序要求
          2. 7.10.7.1.2 JTAG 开关特征
          3. 7.10.7.1.3 JTAG 时序
      8. 7.10.8  GPIO 电气数据和时序
        1. 7.10.8.1 GPIO - 输出时序
          1. 7.10.8.1.1 通用输出开关特征
          2. 7.10.8.1.2 通用输出时序
        2. 7.10.8.2 GPIO - 输入时序
          1. 7.10.8.2.1 通用输入时序要求
          2. 7.10.8.2.2 采样模式
        3. 7.10.8.3 输入信号的采样窗口宽度
      9. 7.10.9  中断
        1. 7.10.9.1 外部中断 (XINT) 电气数据和时序
          1. 7.10.9.1.1 外部中断时序要求
          2. 7.10.9.1.2 外部中断开关特性
          3. 7.10.9.1.3 外部中断时序
      10. 7.10.10 低功率模式
        1. 7.10.10.1 时钟门控低功耗模式
        2. 7.10.10.2 低功耗模式唤醒时序
          1. 7.10.10.2.1 空闲模式时序要求
          2. 7.10.10.2.2 空闲模式开关特性
          3. 7.10.10.2.3 空闲进入和退出时序图
          4. 7.10.10.2.4 待机模式时序要求
          5. 7.10.10.2.5 待机模式开关特征
          6. 7.10.10.2.6 待机模式进入和退出时序图
      11. 7.10.11 外部存储器接口 (EMIF)
        1. 7.10.11.1 异步存储器支持
        2. 7.10.11.2 同步 DRAM 支持
        3. 7.10.11.3 EMIF 电气数据和时序
          1. 7.10.11.3.1 异步 RAM
            1. 7.10.11.3.1.1 EMIF 异步内存时序要求
            2. 7.10.11.3.1.2 EMIF 异步存储器开关特性
            3. 7.10.11.3.1.3 EMIF 异步存储器时序图
          2. 7.10.11.3.2 同步 RAM
            1. 7.10.11.3.2.1 EMIF 同步存储器时序要求
            2. 7.10.11.3.2.2 EMIF 同步存储器开关特征
            3. 7.10.11.3.2.3 EMIF 同步存储器时序图
    11. 7.11 C28x 模拟外设
      1. 7.11.1 模拟子系统
      2. 7.11.2 模数转换器 (ADC)
        1. 7.11.2.1 结果寄存器映射
        2. 7.11.2.2 ADC 可配置性
          1. 7.11.2.2.1 信号模式
        3. 7.11.2.3 ADC 电气数据和时序
          1. 7.11.2.3.1 ADC 工作条件（16 位、差分）
            1. 7.11.2.3.1.1 ADC 工作条件（16 位、差分）注意事项
          2. 7.11.2.3.2 ADC 特性（16 位、差分）
          3. 7.11.2.3.3 ADC 运行条件（16 位、单端）
            1. 7.11.2.3.3.1 ADC 工作条件（16 位、单端）注意事项
          4. 7.11.2.3.4 ADC 特性（16 位、单端）
          5. 7.11.2.3.5 ADC 工作条件（12 位、单端）
            1. 7.11.2.3.5.1 ADC 工作条件（12 位、单端）注意事项
          6. 7.11.2.3.6 ADC 特性（12 位、单端）
          7. 7.11.2.3.7 ADCEXTSOC 时序要求
          8. 7.11.2.3.8 ADC 输入模型
            1. 7.11.2.3.8.1 单端输入模型参数（12 位分辨率）
            2. 7.11.2.3.8.2 单端输入模型参数（16 位分辨率）
            3. 7.11.2.3.8.3 单端输入模型
            4. 7.11.2.3.8.4 差分输入模型参数（16 位分辨率）
            5. 7.11.2.3.8.5 差分输入模型
          9. 7.11.2.3.9 ADC 时序图
            1. 7.11.2.3.9.1 12 位模式下的 ADC 时序（SYSCLK 周期）
            2. 7.11.2.3.9.2 16 位模式下的 ADC 时序
        4. 7.11.2.4 温度传感器电气数据和时序
          1. 7.11.2.4.1 温度传感器特征
      3. 7.11.3 比较器子系统 (CMPSS)
        1. 7.11.3.1 CMPSS 电气数据和时序
          1. 7.11.3.1.1 比较器电气特性
          2. 7.11.3.1.2 CMPSS 比较器以输入为基准的偏移量和迟滞
          3. 7.11.3.1.3 CMPSS DAC 静态电气特性
          4. 7.11.3.1.4 CMPSS 示意图
          5. 7.11.3.1.5 CMPSS DAC 动态误差
      4. 7.11.4 缓冲数模转换器 (DAC)
        1. 7.11.4.1 缓冲 DAC 电气数据和时序
          1. 7.11.4.1.1 缓冲 DAC 运行条件
          2. 7.11.4.1.2 缓冲 DAC 电气特性
          3. 7.11.4.1.3 缓冲 DAC 注意事项和示意图
    12. 7.12 C28x 控制外设
      1. 7.12.1 增强型捕捉 (eCAP) 和高分辨率捕捉 (HRCAP)
        1. 7.12.1.1 eCAP 同步
        2. 7.12.1.2 eCAP 电气数据和时序
          1. 7.12.1.2.1 eCAP 时序要求
          2. 7.12.1.2.2 eCAP 开关特性
        3. 7.12.1.3 HRCAP 电气数据和时序
          1. 7.12.1.3.1 HRCAP 开关特性
          2. 7.12.1.3.2 HRCAP 图
      2. 7.12.2 增强型脉宽调制器 (ePWM)
        1. 7.12.2.1 控制外设同步
        2. 7.12.2.2 ePWM 电气数据和时序
          1. 7.12.2.2.1 ePWM 时序要求
          2. 7.12.2.2.2 ePWM 开关特性
          3. 7.12.2.2.3 跳闸区输入时序
            1. 7.12.2.2.3.1 跳闸区域输入时序要求
        3. 7.12.2.3 外部 ADC 转换启动电气数据和时序
          1. 7.12.2.3.1 外部 ADC 转换启动开关特性
      3. 7.12.3 高分辨率脉宽调制器 (HRPWM)
        1. 7.12.3.1 HRPWM 电气数据和时序
          1. 7.12.3.1.1 高分辨率 PWM 特性
      4. 7.12.4 增强型正交编码器脉冲 (eQEP)
        1. 7.12.4.1 eQEP 电气数据和时序
          1. 7.12.4.1.1 eQEP 时序要求
          2. 7.12.4.1.2 eQEP 开关特性
      5. 7.12.5 Σ-Δ 滤波器模块 (SDFM)
        1. 7.12.5.1 SDFM 电气数据和时序（使用 ASYNC）
          1. 7.12.5.1.1 使用异步 GPIO (ASYNC) 选项时的 SDFM 时序要求
          2. 7.12.5.1.2 SDFM 时序图
    13. 7.13 C28x 通信外设
      1. 7.13.1 控制器局域网 (CAN)
      2. 7.13.2 快速串行接口 (FSI)
        1. 7.13.2.1 FSI 变送器
          1. 7.13.2.1.1 FSITX 电气数据和时序
            1. 7.13.2.1.1.1 FSITX 开关特性
            2. 7.13.2.1.1.2 FSITX 时序
        2. 7.13.2.2 FSI 接收器
          1. 7.13.2.2.1 FSIRX 电气数据和时序
            1. 7.13.2.2.1.1 FSIRX 时序要求
            2. 7.13.2.2.1.2 FSIRX 开关特性
            3. 7.13.2.2.1.3 FSIRX 时序图
        3. 7.13.2.3 SPI 信令模式
          1. 7.13.2.3.1 FSITX SPI 信令模式电气数据和时序
            1. 7.13.2.3.1.1 FSITX SPI 信令模式开关特性
            2. 7.13.2.3.1.2 FSITX SPI 信令模式时序
      3. 7.13.3 内部集成电路 (I2C)
        1. 7.13.3.1 I2C 电气数据和时序
          1. 7.13.3.1.1 I2C 时序要求
          2. 7.13.3.1.2 I2C 开关特征
          3. 7.13.3.1.3 I2C 时序图
      4. 7.13.4 多通道缓冲串行端口 (McBSP)
        1. 7.13.4.1 McBSP 电气数据和时序
          1. 7.13.4.1.1 McBSP 传输和接收时序
            1. 7.13.4.1.1.1 McBSP 时序要求
            2. 7.13.4.1.1.2 McBSP 开关特征
            3. 7.13.4.1.1.3 McBSP 接收和发送时序图
          2. 7.13.4.1.2 McBSP 作为 SPI 主器件或从器件时序
            1. 7.13.4.1.2.1 McBSP 作为 SPI 主器件的时序要求
            2. 7.13.4.1.2.2 McBSP 作为 SPI 主器件开关特征
            3. 7.13.4.1.2.3 McBSP 作为 SPI 从器件的时序要求
            4. 7.13.4.1.2.4 McBSP 作为 SPI 从器件开关特性
            5. 7.13.4.1.2.5 McBSP 作为 SPI 主器件或从器件时序图
      5. 7.13.5 电源管理总线 (PMBus)
        1. 7.13.5.1 PMBus 电气数据和时序
          1. 7.13.5.1.1 PMBus 电气特性
          2. 7.13.5.1.2 PMBus 快速模式开关特性
          3. 7.13.5.1.3 PMBus 标准模式开关特性
      6. 7.13.6 串行通信接口 (SCI)
      7. 7.13.7 串行外设接口 (SPI)
        1. 7.13.7.1 SPI 电气数据和时序
          1. 7.13.7.1.1 SPI 主模式时序
            1. 7.13.7.1.1.1 SPI 主模式时序要求
            2. 7.13.7.1.1.2 SPI 主模式开关特性（时钟相位 = 0）
            3. 7.13.7.1.1.3 SPI 主模式开关特征（时钟相位 = 1）
            4. 7.13.7.1.1.4 SPI 主模式外部时序
          2. 7.13.7.1.2 SPI 从模式时序
            1. 7.13.7.1.2.1 SPI 从模式时序要求
            2. 7.13.7.1.2.2 SPI 从模式开关特性
            3. 7.13.7.1.2.3 SPI 从模式外部时序
      8. 7.13.8 EtherCAT 从站控制器 (ESC)
        1. 7.13.8.1 ESC 特性
        2. 7.13.8.2 ESC 子系统集成特性
        3. 7.13.8.3 EtherCAT IP 方框图
        4. 7.13.8.4 EtherCAT 电气数据和时序
          1. 7.13.8.4.1 EtherCAT 时序要求
          2. 7.13.8.4.2 EtherCAT 开关特性
          3. 7.13.8.4.3 EtherCAT 时序图
      9. 7.13.9 通用串行总线(USB)控制器
        1. 7.13.9.1 USB 电气数据和时序
          1. 7.13.9.1.1 USB 输入端口 DP 和 DM 时序要求
          2. 7.13.9.1.2 USB 输出端口 DP 和 DM 开关特性
    14. 7.14 连接管理器 (CM) 外设
      1. 7.14.1 模块化控制器局域网 (MCAN) [CAN FD]
      2. 7.14.2 以太网介质访问控制器 (EMAC)
        1. 7.14.2.1 MAC 特性
          1. 7.14.2.1.1 MAC Tx 和 Rx 特性
          2. 7.14.2.1.2 MAC Tx 特性
          3. 7.14.2.1.3 MAC Rx 特性
        2. 7.14.2.2 以太网电气数据和时序
          1. 7.14.2.2.1 以太网时序要求
          2. 7.14.2.2.2 以太网开关特性
          3. 7.14.2.2.3 以太网时序图
        3. 7.14.2.3 以太网 REVMII 电气数据和时序
          1. 7.14.2.3.1 以太网 REVMII 时序要求
          2. 7.14.2.3.2 以太网 REVMII 开关特性
      3. 7.14.3 内部集成电路 (CM-I2C)
        1. 7.14.3.1 CM-I2C 电气数据和时序
          1. 7.14.3.1.1 CM-I2C 时序要求
          2. 7.14.3.1.2 CM-I2C 开关特性
          3. 7.14.3.1.3 CM-I2C 时序图
      4. 7.14.4 同步串行接口 (SSI)
        1. 7.14.4.1 SSI 电气数据和时序
          1. 7.14.4.1.1 SSI 时序要求
          2. 7.14.4.1.2 SS 特性
          3. 7.14.4.1.3 SSI 时序图
      5. 7.14.5 通用异步接收器/发送器 (CM-UART)
      6. 7.14.6 跟踪端口的接口单元（TPIU）
        1. 7.14.6.1 TPIU 电气数据和时序
          1. 7.14.6.1.1 跟踪端口开关特性
  9. 8 详细说明
    1. 8.1  概述
    2. 8.2  功能方框图
    3. 8.3  存储器
      1. 8.3.1 C28x 存储器映射
      2. 8.3.2 C28x 闪存存储器映射
      3. 8.3.3 外设寄存器存储器映射
      4. 8.3.4 EMIF 芯片选择存储器映射
      5. 8.3.5 CM 存储器映射
      6. 8.3.6 CM 闪存存储器映射
      7. 8.3.7 外设寄存器存储器映射 (CM)
      8. 8.3.8 存储器类型
        1. 8.3.8.1 专用 RAM（Mx 和 Dx RAM）
        2. 8.3.8.2 本地共享 RAM (LSx RAM)
        3. 8.3.8.3 全局共享 RAM (GSx RAM)
        4. 8.3.8.4 CPU 消息 RAM (CPU MSGRAM)
        5. 8.3.8.5 CLA 消息 RAM (CLA MSGRAM)
        6. 8.3.8.6 CLA - DMA 消息 RAM (CLA-DMA MSGRAM)
        7. 8.3.8.7 CPUx - CM 消息 RAM (CPUx-CM MSGRAM)
        8. 8.3.8.8 专用 RAM (C0/C1 RAM)
        9. 8.3.8.9 共享 RAM（E0 和 Sx RAM）
    4. 8.4  标识
    5. 8.5  总线架构 - 外设连接
    6. 8.6  引导 ROM 和外设引导
      1. 8.6.1 器件引导
      2. 8.6.2 器件引导模式
      3. 8.6.3 器件引导配置
      4. 8.6.4 CPU1 的 GPIO 分配
    7. 8.7  双代码安全模块 (DCSM)
    8. 8.8  C28x (CPU1/CPU2) 子系统
      1. 8.8.1  C28x 处理器
        1. 8.8.1.1 浮点单元
        2. 8.8.1.2 三角函数加速器
        3. 8.8.1.3 快速整数除法单元
        4. 8.8.1.4 VCRC 单元
      2. 8.8.2  嵌入式实时分析和诊断 (ERAD)
      3. 8.8.3  背景 CRC-32 (BGCRC)
      4. 8.8.4  控制律加速器 (CLA)
      5. 8.8.5  直接存储器访问 (DMA)
      6. 8.8.6  处理器间通信 (IPC) 模块
      7. 8.8.7  C28x 计时器
      8. 8.8.8  双路时钟比较器 (DCC)
        1. 8.8.8.1 特性
        2. 8.8.8.2 DCCx（DCC0、DCC1 和 DCC2）时钟源输入映射
      9. 8.8.9  带有看门狗计时器的非可屏蔽中断 (NMIWD)
      10. 8.8.10 看门狗
      11. 8.8.11 可配置逻辑块 (CLB)
    9. 8.9  连接管理器 (CM) 子系统
      1. 8.9.1  Arm Cortex-M4 处理器
      2. 8.9.2  嵌套矢量中断控制器 (NVIC)
      3. 8.9.3  高级加密标准 (AES) 加速器
      4. 8.9.4  通用循环冗余校验 (GCRC) 模块
      5. 8.9.5  CM 不可屏蔽中断 (CMNMI) 模块
      6. 8.9.6  存储器保护单元 (MPU)
      7. 8.9.7  微型直接存储器访问 (µDMA)
      8. 8.9.8  看门狗
      9. 8.9.9  CM 时钟
        1. 8.9.9.1 CM 时钟源
      10. 8.9.10 CM 计时器
    10. 8.10 功能安全
  10. 9 应用、实施和布局
    1. 9.1 应用和实施
    2. 9.2 器件主要特性
    3. 9.3 应用信息
      1. 9.3.1 典型应用
        1. 9.3.1.1 高压牵引逆变器
          1. 9.3.1.1.1 系统方框图
          2. 9.3.1.1.2 高压牵引逆变器资源
        2. 9.3.1.2 车载充电器 (OBC)
          1. 9.3.1.2.1 系统方框图
          2. 9.3.1.2.2 OBC 资源
        3. 9.3.1.3 伺服驱动器控制模块
          1. 9.3.1.3.1 系统方框图
          2. 9.3.1.3.2 伺服驱动器控制模块资源
        4. 9.3.1.4 微型光伏逆变器
          1. 9.3.1.4.1 系统方框图
          2. 9.3.1.4.2 微型光伏逆变器资源
  11. 10器件和文档支持
    1. 10.1 入门和后续步骤
    2. 10.2 器件和开发支持工具命名规则
    3. 10.3 标识
    4. 10.4 工具与软件
    5. 10.5 文档支持
    6. 10.6 支持资源
    7. 10.7 商标
    8. 10.8 静电放电警告
    9. 10.9 术语表
  12. 11机械、封装和可订购信息
    1. 11.1 封装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • ZWT|337
  • PTP|176
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.12.5 Σ-Δ 滤波器模块 (SDFM)

SDFM 是一种四通道数字滤波器，专为电机控制应用中的电流测量和旋转变压器位置解码而设计。每个输入通道都可以接收独立的 Σ-Δ 调制位流。位流由四个独立可编程的数字抽取滤波器进行处理。这组滤波器包括一个快速比较器（次级滤波器），用于过流和欠流监测的即时数字阈值比较以及过零检测。图 7-63 展示了 SDFM 的方框图。

SDFM 的特性包含：

  • 每个 SDFM 模块八个外部引脚
    • 每个 SDFM 模块有四个 Σ-Δ 数据输入引脚（SD-Dx，其中 x = 1 至 4）
    • 每个 SDFM 模块有四个 Σ-Δ 时钟输入引脚（SD-Cx，其中 x = 1 至 4）
  • 支持的可配置调制器时钟模式：
    • 模式 0：调制器时钟速率等于调制器数据速率。
  • 每个 SDFM 模块有四个独立的可配置次级滤波器（比较器）单元：
    • 提供四个不同的滤波器类型选择 (Sinc1/Sinc2/Sincfast/Sinc3) 选项
    • 能够检测超值条件、低值条件和超限条件
      1. 两个独立的上限阈值比较器（用于检测超值条件）
      2. 两个独立的下限阈值比较器（用于检测低值条件）
      3. 一个独立的超限比较器（用于通过 eCAP 测量占空比/频率）
    • 比较器滤波器单元的 OSR 值 (COSR) 可编程为 1 至 32
  • 每个 SDFM 模块有四个独立的可配置初级滤波器（数据滤波器）单元：
    • 提供四个不同的滤波器类型选择 (Sinc1/Sinc2/Sincfast/Sinc3) 选项
    • 数据滤波器单元的 OSR 值 (DOSR) 可编程为 1 至 256
    • 能够启用或禁用独立的滤波器模块（或全部两个模块）
    • 能够使用主滤波器使能 (MFE) 位或 PWM 信号来同步 SDFM 模块的所有四个独立滤波器
  • 数据滤波器输出可以用 16 位或 32 位表示。
  • 数据滤波器单元具有可编程模式 FIFO 来减少中断开销。该 FIFO 具有以下特性：
    • 初级滤波器（数据滤波器）具有一个 16 深 x 32 位 FIFO。
    • FIFO 可在达到可编程数量的数据就绪事件后中断 CPU。
    • FIFO 等待同步功能：能够忽略数据就绪事件，直至接收到 PWM 同步信号 (SDSYNC)。一旦接收到 SDSYNC 事件，就会在每个数据就绪事件时填充 FIFO。
    • 数据滤波器输出可以用 16 位或 32 位表示。
  • 可根据每个数据滤波器通道将 PWMx.SOCA/SOCB 配置为 SDSYNC 源。
  • 可使用 PWM 为 Σ-Δ 调制器生成调制器时钟。
  • SD-Cx 和 SD-Dx 均可配置输入限定
  • 能够使用一个滤波器通道时钟 (SD-C1) 为其他滤波器时钟通道提供时钟。
  • 在发生比较器滤波器事件时可以使用可配置的数字滤波器来清除杂散噪声引起的比较器事件

注：

应注意避免在 SDx_Cy 输入端出现噪声。如果不满足最小脉冲宽度要求（例如，通过噪声干扰），则 SDFM 结果可能会变为不明状态。

图 7-63 所示为 SDFM 方框图。

GUID-A2112242-6F73-4E50-B8EF-140533757713-low.gif图 7-63 SDFM 方框图