ZHCSWQ4B July   2024  – December 2024 TCAN1043N-Q1

PRODMIX  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  ESD 等级 - IEC 规格
    4. 5.4  建议运行条件
    5. 5.5  热性能信息
    6. 5.6  功耗额定值
    7. 5.7  电源特性
    8. 5.8  电气特性
    9. 5.9  时序要求
    10. 5.10 开关特性
    11. 5.11 典型特性
  7. 6 参数测量信息
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 电源引脚
        1. 7.3.1.1 VSUP 引脚
        2. 7.3.1.2 VCC 引脚
        3. 7.3.1.3 VIO 引脚
      2. 7.3.2 数字输入与输出
        1. 7.3.2.1 TXD 引脚
        2. 7.3.2.2 RXD 引脚
        3. 7.3.2.3 nFAULT 引脚
        4. 7.3.2.4 EN 引脚
        5. 7.3.2.5 nSTB 引脚
      3. 7.3.3 GND
      4. 7.3.4 INH 引脚
      5. 7.3.5 WAKE 引脚
      6. 7.3.6 CAN 总线引脚
      7. 7.3.7 故障
        1. 7.3.7.1 内部和外部故障指示灯
          1. 7.3.7.1.1 上电（PWRON 标志）
          2. 7.3.7.1.2 唤醒请求（WAKERQ 标志）
          3. 7.3.7.1.3 欠压故障
            1. 7.3.7.1.3.1 VSUP 欠压
            2. 7.3.7.1.3.2 VCC 欠压
            3. 7.3.7.1.3.3 VIO 欠压
          4. 7.3.7.1.4 CAN 总线故障（CBF 标志）
          5. 7.3.7.1.5 TXD 显性状态超时（TXDDTO 标志）
          6. 7.3.7.1.6 TXD 短接到 RXD 故障（TXDRXD 标志）
          7. 7.3.7.1.7 CAN 总线显性故障（CANDOM 标志）
      8. 7.3.8 局部故障
        1. 7.3.8.1 TXD 显性超时 (TXD DTO)
        2. 7.3.8.2 热关断 (TSD)
        3. 7.3.8.3 欠压锁定 (UVLO)
        4. 7.3.8.4 未供电器件
        5. 7.3.8.5 悬空端子
        6. 7.3.8.6 CAN 总线短路限流
    4. 7.4 器件功能模式
      1. 7.4.1 工作模式说明
        1. 7.4.1.1 正常模式
        2. 7.4.1.2 静音模式
        3. 7.4.1.3 待机模式
        4. 7.4.1.4 进入睡眠模式
        5. 7.4.1.5 睡眠模式
          1. 7.4.1.5.1 通过唤醒模式 (WUP) 发出远程唤醒请求
          2. 7.4.1.5.2 通过 WAKE 输入端子实现本地唤醒 (LWU)
      2. 7.4.2 CAN 收发器
        1. 7.4.2.1 CAN 收发器运行
          1. 7.4.2.1.1 CAN 收发器模式
            1. 7.4.2.1.1.1 CAN 关闭模式
            2. 7.4.2.1.1.2 CAN 自主：非活动和活动
            3. 7.4.2.1.1.3 CAN 有效
          2. 7.4.2.1.2 驱动器和接收器功能表
          3. 7.4.2.1.3 CAN 总线状态
  9. 8 应用信息免责声明
    1. 8.1 应用信息
      1. 8.1.1 典型应用
      2. 8.1.2 设计要求
        1. 8.1.2.1 总线负载能力、长度和节点数
      3. 8.1.3 详细设计过程
        1. 8.1.3.1 CAN 端接
      4. 8.1.4 应用曲线
    2. 8.2 电源相关建议
    3. 8.3 布局
      1. 8.3.1 布局指南
      2. 8.3.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.10 开关特性

在建议工作条件下，TJ = –40°C 至 150°C（除非另外说明）。所有典型值均在 25°C、VSUP = 12V、VIO = 3.3V、VCC = 5V 且 RL = 60Ω 条件下获得
参数 测试条件 最小值 典型值 最大值 单位
驱动器特性
tprop(TxD-busrec)  传播延迟时间，TXD 高电平到驱动器隐性 传播延迟时间，TXD 高电平到驱动器隐性 RL = 60Ω，CL = 100pF，RCM = 开路
请参阅图 6-4		 25 50 90 ns
tprop(TxD-busdom) 传播延迟时间，TXD 低电平到驱动器显性 25 50 90 ns
tsk(p) 脉冲偏斜 (|tpHR - tpLD|) 4 ns
tR 差分输出信号上升时间 40 ns
tF 差分输出信号下降时间 40 ns
tTXDDTO 显性超时 TXD = 0V，RL = 60Ω，CL = 开路
请参阅图 6-7		 1.2 3.8 ms
接收器特性
tprop(busrec-RxD)  传播延迟时间，总线隐性输入到 RXD 高电平 CL(RXD) = 15pF
请参阅图 6-5		 25 75 140 ns
tprop(busdom-RxD) 传播延迟时间，总线显性输入到 RXD 低电平输出 20 75 130 ns
tR 输出信号上升时间 (RXD) 4 ns
tF 输出信号下降时间 (RXD) 4 ns
tBUSDOM 显性超时 RL = 60Ω，CL = 开路
请参阅图 6-5		 1.4 3.8 ms
CAN FD 特性
tΔBIT(BUS)(1) tBIT(TXD) = 500ns 时 CAN 总线输出引脚上的发送隐性位宽时间差 tBIT(TXD) = 500ns 时 CAN 总线输出引脚上的发送隐性位宽时间差 RL = 60Ω，CL1 = 开路，CL2 = 100pF，CL(RXD) = 15pF
tΔBit(BUS) = tBIT(BUS) -tBIT(TXD)
请参阅图 6-6		 -50 25 ns
tΔBIT(BUS)(1) tBIT(TXD) = 200ns 时 CAN 总线输出引脚上的发送隐性位宽时间差 tBIT(TXD) = 200ns 时 CAN 总线输出引脚上的发送隐性位宽时间差 RL = 60Ω，CL1 = 开路，CL2 = 100pF，CL(RXD) = 15pF
tΔBit(BUS) = tBIT(BUS) -tBIT(TXD)
请参阅图 6-6		 -40 10 ns
tΔBIT(BUS)(1) tBIT(TXD) = 125ns 时 CAN 总线输出引脚上的发送隐性位宽时间差 tBIT(TXD) = 125ns 时 CAN 总线输出引脚上的发送隐性位宽时间差 RL = 60Ω，CL1 = 开路，CL2 = 100pF，CL(RXD) = 15pF
tΔBit(BUS) = tBIT(BUS) -tBIT(TXD)
请参阅图 6-6		 -45 10 ns
tΔBIT(RXD)(1) tBIT(TXD) = 500ns 时 RXD 输出引脚上的接收隐性位宽时间差 tBIT(TXD) = 500ns 时 RXD 输出引脚上的接收隐性位宽时间差 RL = 60Ω，CL1 = 开路，CL2 = 100pF，CL(RXD) = 15pF
tΔBit(RXD) = tBIT(RXD) -tBIT(TXD)
请参阅图 6-6		 -90 40 ns
tΔBIT(RXD)(1) tBIT(TXD) = 200ns 时 RXD 输出引脚上的接收隐性位宽时间差 tBIT(TXD) = 200ns 时 RXD 输出引脚上的接收隐性位宽时间差 RL = 60Ω，CL1 = 开路，CL2 = 100pF，CL(RXD) = 15pF
tΔBit(RXD) = tBIT(RXD) -tBIT(TXD)
请参阅图 6-6		 -70 20 ns
tΔBIT(RXD)(1) tBIT(TXD) = 125ns 时 RXD 输出引脚上的接收隐性位宽时间差 tBIT(TXD) = 125ns 时 RXD 输出引脚上的接收隐性位宽时间差 RL = 60Ω，CL1 = 开路，CL2 = 100pF，CL(RXD) = 15pF
tΔBit(RXD) = tBIT(RXD) -tBIT(TXD)
请参阅图 6-6		 -65 20 ns
tΔREC(1) tBIT(TXD) = 500ns 时的接收器时序对称性 RL = 60Ω，CL1 = 开路，CL2 = 100pF，CL(RXD) = 15pF
ΔtREC = tBIT(RXD) - tBIT(BUS)
请参阅图 6-6		 -50 20 ns
tBIT(TXD) = 200ns 时的接收器时序对称性 RL = 60Ω，CL1 = 开路，CL2 = 100pF，CL(RXD) = 15pF
ΔtREC = tBIT(RXD) - tBIT(BUS)
请参阅图 6-6		 -45 15 ns
tBIT(TXD) = 125ns 时的接收器时序对称性(2) RL = 60Ω，CL1 = 开路，CL2 = 100pF，CL(RXD) = 15pF
ΔtREC = tBIT(RXD) - tBIT(BUS)
请参阅图 6-6		 -25 10 ns
(1) TXD 上的输入信号的上升时间和下降时间（10% 至 90%）应小于 10ns
(2) 根据设计指定并通过工作台表征来验证