ZHCSUA4 December   2023 TAD5212

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性
    6. 6.6  时序要求：I2C 接口
    7. 6.7  开关特性：I2C 接口
    8. 6.8  时序要求：SPI 接口
    9. 6.9  开关特性：SPI 接口
    10. 6.10 时序要求：TDM、I2S 或 LJ 接口
    11. 6.11 开关特性：TDM、I2S 或 LJ 接口
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 串行接口
        1. 7.3.1.1 控制串行接口
        2. 7.3.1.2 音频串行接口
          1. 7.3.1.2.1 时分多路复用 (TDM) 音频接口
          2. 7.3.1.2.2 IC 间音频 (I2S) 接口
          3. 7.3.1.2.3 左对齐 (LJ) 接口
        3. 7.3.1.3 通过共享总线使用多个器件
        4. 7.3.1.4 锁相环 (PLL) 和时钟生成
        5. 7.3.1.5 输出通道配置
        6. 7.3.1.6 基准电压
        7. 7.3.1.7 可编程麦克风偏置
        8. 7.3.1.8 信号链处理
          1. 7.3.1.8.1 DAC 信号链
            1. 7.3.1.8.1.1 可编程通道增益和数字音量控制
            2. 7.3.1.8.1.2 可编程通道增益校准
            3. 7.3.1.8.1.3 可编程数字高通滤波器
            4. 7.3.1.8.1.4 可编程数字双二阶滤波器
            5. 7.3.1.8.1.5 可编程数字混频器
            6. 7.3.1.8.1.6 可配置数字内插滤波器
              1. 7.3.1.8.1.6.1 线性相位滤波器
                1. 7.3.1.8.1.6.1.1 采样速率：16kHz 或 14.7kHz
                2. 7.3.1.8.1.6.1.2 采样速率：24kHz 或 22.05kHz
                3. 7.3.1.8.1.6.1.3 采样速率：32kHz 或 29.4kHz
                4. 7.3.1.8.1.6.1.4 采样速率：48kHz 或 44.1kHz
                5. 7.3.1.8.1.6.1.5 采样速率：96kHz 或 88.2kHz
                6. 7.3.1.8.1.6.1.6 采样速率：384kHz 或 352.8kHz
        9. 7.3.1.9 中断、状态和数字 I/O 引脚多路复用
    4. 7.4 器件功能模式
    5. 7.5 寄存器映射
      1. 7.5.1 TAD5212_P0 寄存器
      2. 7.5.2 TAD5212_P1 寄存器
      3. 7.5.3 TAD5212_P3 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 应用
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
  10. 9 电源相关建议
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Tape and Reel Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.3.1.9 中断、状态和数字 I/O 引脚多路复用

该器件中的某些事件可能需要主机处理器干预，并可用于触发主机处理器的中断。一个此类事件是音频串行接口 (ASI) 总线错误。如果检测到 ASI 总线错误时钟出现任何故障，该器件会关闭录音通道，例如：

  • FSYNC 频率无效
  • 无效的 SBCLK 与 FSYNC 之比
  • SBCLK 或 FSYNC 时钟具有长暂停时间

当检测到 ASI 总线时钟错误时，该器件会尽快关闭所有录音和回放通道。解决所有 ASI 总线时钟错误后，器件音量会恢复到之前的状态，从而恢复音频。在 ASI 总线时钟错误期间，如果将时钟错误中断屏蔽寄存器位 INT_MASK0[7] (P1_R47_D7) 设置为低电平，则内部中断请求 (IRQ) 中断信号会置为低电平。此外还可以通过锁存故障状态寄存器位 INT_LTCH0 (P1_R52) 回读该时钟故障，该寄存器是一个只读寄存器。读取锁存故障状态寄存器 INT_LTCH0 会清除所有锁存故障状态。此外，该器件可配置为在 GPIOx 或 GPO1 引脚上路由内部 IRQ 中断信号，也可配置为开漏输出，以便这些引脚与其他器件的开漏中断输出进行线与连接。

通过设置 INT_POL (P0_R66_D7) 寄存器位，可以将 IRQ 中断信号配置为低电平有效或高电平有效极性。通过对 INT_EVENT[1:0] (P0_R66_D[6:5]) 寄存器位进行编程，该信号也可以配置为单个脉冲或一系列脉冲。如果中断配置为一系列脉冲，则事件将触发脉冲开始；当读取锁存的故障状态寄存器以确定中断原因时，脉冲将停止。

该器件还支持只读实时状态寄存器，以确定通道是上电还是断电，以及器件是否处于睡眠模式。这些状态寄存器位于 DEV_STS0 (P0_R121) 和 DEV_STS1 (P0_R122) 寄存器位中。

该器件具有一个多功能 GPIO1 引脚，该引脚可针对所需的特定功能进行配置。表 7-25 列出了这些多功能引脚用于各种功能的所有可能分配。

表 7-25 多功能引脚分配
行引脚功能GPIO1GPIO2GPO1GPI1
——GPIO1_CFGGPO2_CFGGPO1_CFGGPI1_CFG
——P0_R10[7:4]P0_R11[7:4]P0_R12[7:4]P0_R13[1]
A引脚禁用S(1)S（默认值）S（默认值）S（默认值）
B通用输出 (GPO)SSSNS
C中断输出 (IRQ)S（默认值）SSNS
DPDM 时钟输出 (PDMCLK)SSSNS
EMiCBIAS 开/关输入 (BIASEN)SSNSS
F通用输入 (GPI)SSNSS
G控制器时钟输入 (CCLK)SSSS
HASI 菊花链输入SSNSS
IASI DOUTSSSNS
JASI BCLKSSSS
KASI FSYNCSSSS
L通用时钟输出SSSNS
MASI 菊花链输出SSSNS
(1) S 表示此列中提到的相应 GPIO1、GPOx 或 GPIx 引脚支持 此行中提到的功能。

每个 GPOx 或 GPIOx 引脚都可以通过使用 GPIOx_DRV[2:0] 或 GPO1_DRV[2:0] 寄存器位独立设置为所需的驱动配置设置。表 7-26 列出了驱动配置设置。

表 7-26 GPIO 或 GPOx 引脚驱动配置设置
P0_R10_D[2:0]：GPIO1_DRV[2:0]GPIO1 的 GPIO 输出驱动配置设置
000GPIO1 引脚设置为高阻抗（悬空）
001GPIO1 引脚设置为驱动为低电平有效或高电平有效
010（默认值）GPIO1 引脚设置为驱动为低电平有效或弱高电平（片上上拉）
011GPIO1 引脚设置为驱动为低电平有效或高阻态（悬空）
100GPIO1 引脚设置为驱动为弱低电平（片上下拉）或高电平有效
101GPIO1 引脚设置为驱动为高阻态（悬空）或高电平有效
110 和 111保留（不使用这些设置）

同样，GPO1 引脚可以使用 GPO1_DRV(P0_R12) 寄存器位进行配置。

当配置为通用输出 (GPO) 时，可以通过写入 GPO_GPI_VAL (P0_R14) 寄存器来驱动 GPIOx 或 GPO1 引脚值。当配置为通用输入 (GPI) 时，GPIO_MON 位 (P0_R14_D[3:1]) 可用于读回 GPIOx 或 GPI1 引脚的状态。