ZHCSUA4 December   2023 TAD5212

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1  绝对最大额定值
    2. 6.2  ESD 等级
    3. 6.3  建议运行条件
    4. 6.4  热性能信息
    5. 6.5  电气特性
    6. 6.6  时序要求：I2C 接口
    7. 6.7  开关特性：I2C 接口
    8. 6.8  时序要求：SPI 接口
    9. 6.9  开关特性：SPI 接口
    10. 6.10 时序要求：TDM、I2S 或 LJ 接口
    11. 6.11 开关特性：TDM、I2S 或 LJ 接口
  8. 7 详细说明
    1. 7.1 概述
    2. 7.2 功能方框图
    3. 7.3 特性说明
      1. 7.3.1 串行接口
        1. 7.3.1.1 控制串行接口
        2. 7.3.1.2 音频串行接口
          1. 7.3.1.2.1 时分多路复用 (TDM) 音频接口
          2. 7.3.1.2.2 IC 间音频 (I2S) 接口
          3. 7.3.1.2.3 左对齐 (LJ) 接口
        3. 7.3.1.3 通过共享总线使用多个器件
        4. 7.3.1.4 锁相环 (PLL) 和时钟生成
        5. 7.3.1.5 输出通道配置
        6. 7.3.1.6 基准电压
        7. 7.3.1.7 可编程麦克风偏置
        8. 7.3.1.8 信号链处理
          1. 7.3.1.8.1 DAC 信号链
            1. 7.3.1.8.1.1 可编程通道增益和数字音量控制
            2. 7.3.1.8.1.2 可编程通道增益校准
            3. 7.3.1.8.1.3 可编程数字高通滤波器
            4. 7.3.1.8.1.4 可编程数字双二阶滤波器
            5. 7.3.1.8.1.5 可编程数字混频器
            6. 7.3.1.8.1.6 可配置数字内插滤波器
              1. 7.3.1.8.1.6.1 线性相位滤波器
                1. 7.3.1.8.1.6.1.1 采样速率：16kHz 或 14.7kHz
                2. 7.3.1.8.1.6.1.2 采样速率：24kHz 或 22.05kHz
                3. 7.3.1.8.1.6.1.3 采样速率：32kHz 或 29.4kHz
                4. 7.3.1.8.1.6.1.4 采样速率：48kHz 或 44.1kHz
                5. 7.3.1.8.1.6.1.5 采样速率：96kHz 或 88.2kHz
                6. 7.3.1.8.1.6.1.6 采样速率：384kHz 或 352.8kHz
        9. 7.3.1.9 中断、状态和数字 I/O 引脚多路复用
    4. 7.4 器件功能模式
    5. 7.5 寄存器映射
      1. 7.5.1 TAD5212_P0 寄存器
      2. 7.5.2 TAD5212_P1 寄存器
      3. 7.5.3 TAD5212_P3 寄存器
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 应用
      2. 8.2.2 设计要求
      3. 8.2.3 详细设计过程
  10. 9 电源相关建议
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11Mechanical, Packaging, and Orderable Information
    1. 11.1 Tape and Reel Information

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息
7.3.1.2.3 左对齐 (LJ) 接口

标准 LJ 协议仅针对两个通道进行定义：左通道和右通道。该器件为多通道运行扩展了相同的协议时序。在 LJ 模式下，左侧时隙 0 的 MSB 在 FSYNC 上升 沿之后的同一 BCLK 周期内传输。后续的每个数据位都在 BCLK 的下降沿传输。紧接着左侧时隙 0 数据传输，剩余的左侧时隙数据按顺序传输。右侧时隙 0 的 MSB 在 FSYNC 下降 沿后的同一 BCLK 周期内传输。后续的每个数据位都在 BCLK 的下降沿传输。紧接着右侧时隙 0 数据传输，剩余的右侧时隙数据按顺序传输。FSYNC 在 BCLK 的下降沿传输。图 7-10 至图 7-13 展示了各种配置下 LJ 运行的协议时序。

GUID-27FAEB63-E2CE-4467-892A-18A93E46761F-low.gif图 7-10 LJ 模式标准协议时序 (TX_OFFSET = 0)
GUID-380DFCCD-14C2-46CC-9385-7393E94CA7D5-low.gif图 7-11 LJ 协议时序 (TX_OFFSET = 2)
GUID-BA1D20ED-D5DC-4FC3-8950-B6DAC2ABC7DB-low.gif图 7-12 LJ 协议时序（无空闲 BCLK 周期，TX_OFFSET = 0）
GUID-E23E32F9-CA07-4AC4-BDB0-4E8FE063AB0D-low.gif图 7-13 LJ 协议时序（TX_OFFSET = 1 且 BCLK_POL = 1）

为了使音频总线在 LJ 模式下正常运行，每帧的位时钟数必须大于或等于活动输出通道的数量（包括左右时隙）乘以输出通道数据的编程字长。器件 FSYNC 高电平脉冲必须是大于或等于活动左时隙数量乘以所配置的数据字长的 BCLK 周期数。同样，FSYNC 低电平脉冲必须是大于或等于活动右时隙数量乘以所配置的数据字长的 BCLK 周期数。对于更高 BCLK 频率的运行，建议使用 TX_OFFSET 值大于 0 的 LJ 模式。