ZHCSWZ2A June   2024  – May 2025 LMX1860-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器和倍频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输出
        1. 6.3.3.1 时钟输出缓冲器
        2. 6.3.3.2 时钟多路复用器
        3. 6.3.3.3 时钟分频器
        4. 6.3.3.4 时钟倍频器
          1. 6.3.3.4.1 时钟倍频器基本信息
          2. 6.3.3.4.2 时钟倍频器的状态机时钟
            1. 6.3.3.4.2.1 状态机时钟
          3. 6.3.3.4.3 时钟倍频器校准
          4. 6.3.3.4.4 时钟倍频器锁定检测
          5. 6.3.3.4.5 看门狗计时器
      4. 6.3.4 LOGICLK 输出
        1. 6.3.4.1 LOGICLK 输出格式
        2. 6.3.4.2 LOGICLK_DIV_PRE 和 LOGICLK_DIV 分频器
      5. 6.3.5 SYSREF
        1. 6.3.5.1 SYSREF 输出缓冲器
          1. 6.3.5.1.1 主时钟的 SYSREF 输出缓冲器 (SYSREFOUT)
          2. 6.3.5.1.2 用于 LOGICLK 的 SYSREF 输出缓冲器
        2. 6.3.5.2 SYSREF 频率和延迟生成
        3. 6.3.5.3 SYSREFREQ 引脚和 SYSREFREQ_FORCE 字段
          1. 6.3.5.3.1 SYSREFREQ 引脚共模电压
          2. 6.3.5.3.2 SYSREFREQ 窗口化特性
            1. 6.3.5.3.2.1 SYSREF 窗口化操作的一般过程流程图
            2. 6.3.5.3.2.2 具有延迟生成功能的 SYSREFREQ 中继器模式（重定时）
            3. 6.3.5.3.2.3 有关 SYSREF 窗口化的其他指导
            4. 6.3.5.3.2.4 用于无干扰输出
            5. 6.3.5.3.2.5 如果使用 SYNC 特性
          3. 6.3.5.3.3 SYNC 特性
    4. 6.4 器件功能模式配置
      1. 6.4.1 引脚模式控制
        1. 6.4.1.1 芯片使能 (CE)
        2. 6.4.1.2 输出通道控制
        3. 6.4.1.3 逻辑输出控制
        4. 6.4.1.4 SYSREF 输出控制
        5. 6.4.1.5 器件模式选择
        6. 6.4.1.6 分频器或倍频器值选择
        7. 6.4.1.7 校准控制引脚
        8. 6.4.1.8 输出功率控制
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 SYSREFREQ 输入配置
      2. 7.1.2 处理未使用的引脚
      3. 7.1.3 电流消耗
    2. 7.2 典型应用
      1. 7.2.1 本机振荡器分配应用
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
        3. 7.2.1.3 应用曲线图
      2. 7.2.2 JESD204B/C 时钟分配应用
    3. 7.3 布局
      1. 7.3.1 布局指南
      2. 7.3.2 布局示例
    4. 7.4 电源相关建议
      1. 7.4.1 上电时序
    5. 7.5 寄存器映射
      1. 7.5.1 器件寄存器
  9. 8 器件和文档支持
    1. 8.1 器件支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 接收文档更新通知
    4. 8.4 支持资源
    5. 8.5 商标
    6. 8.6 静电放电警告
    7. 8.7 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • PAP|64
散热焊盘机械数据 (封装 | 引脚)
订购信息

7.1.2 处理未使用的引脚

在许多情况下，并非会用到所有引脚。表 7-1 列出了有关如何处理这些未使用引脚的建议。

表 7-1 处理未使用或部分使用的引脚
引脚 处理
所有 VCC 引脚 这些引脚必须始终与电源相连。如果未使用由这些 VCC 引脚（如引脚名称所暗示）供电的模块，则可更大限度地减少或消除旁路。
SYSREFREQ
  1. 如果驱动单端输入，则互补输入引脚将根据节 7.1.1进行端接。
  2. 如果未使用 SYSREFREQ 引脚，则使用 1kΩ 电阻将这些引脚连接到 VCC。
CLKIN 互补输入 如果驱动单端输入，则互补引脚会使用交流耦合接地的 50Ω 电阻进行端接。
VBIAS01 和 VBIAS23 如果未使用倍频器，则将这些引脚电容器 (1µF) 接地。
CLKOUT

SYSREFOUT

LOGICLKOUT

LOGISYSREFOUT

 如果未使用，则连接到交流耦合电容器和 50Ω 接地电阻。
CE、CLKx_EN、LOGIC_EN、SYSREF_EN
  1. 如果器件在 SPI 控制模式下运行，则这些引脚必须通过 1kΩ 电阻连接到 VCC。
  2. 如果未在 SPI 和引脚模式下运行，则这些引脚必须通过 1kΩ 电阻接地。
CAL、MUXSELx、DIVSELx、PWRSELx
  1. 如果未使用这些引脚，则使用 1kΩ 电阻将这些引脚接地。