ZHCSWZ2A June   2024  – May 2025 LMX1860-SEP

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1 绝对最大额定值
    2. 5.2 ESD 等级
    3. 5.3 建议运行条件
    4. 5.4 热性能信息
    5. 5.5 电气特性
    6. 5.6 时序要求
    7. 5.7 时序图
    8. 5.8 典型特性
  7. 6 详细说明
    1. 6.1 概述
      1. 6.1.1 分频器和倍频器范围
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 上电复位
      2. 6.3.2 温度传感器
      3. 6.3.3 时钟输出
        1. 6.3.3.1 时钟输出缓冲器
        2. 6.3.3.2 时钟多路复用器
        3. 6.3.3.3 时钟分频器
        4. 6.3.3.4 时钟倍频器
          1. 6.3.3.4.1 时钟倍频器基本信息
          2. 6.3.3.4.2 时钟倍频器的状态机时钟
            1. 6.3.3.4.2.1 状态机时钟
          3. 6.3.3.4.3 时钟倍频器校准
          4. 6.3.3.4.4 时钟倍频器锁定检测
          5. 6.3.3.4.5 看门狗计时器
      4. 6.3.4 LOGICLK 输出
        1. 6.3.4.1 LOGICLK 输出格式
        2. 6.3.4.2 LOGICLK_DIV_PRE 和 LOGICLK_DIV 分频器
      5. 6.3.5 SYSREF
        1. 6.3.5.1 SYSREF 输出缓冲器
          1. 6.3.5.1.1 主时钟的 SYSREF 输出缓冲器 (SYSREFOUT)
          2. 6.3.5.1.2 用于 LOGICLK 的 SYSREF 输出缓冲器
        2. 6.3.5.2 SYSREF 频率和延迟生成
        3. 6.3.5.3 SYSREFREQ 引脚和 SYSREFREQ_FORCE 字段
          1. 6.3.5.3.1 SYSREFREQ 引脚共模电压
          2. 6.3.5.3.2 SYSREFREQ 窗口化特性
            1. 6.3.5.3.2.1 SYSREF 窗口化操作的一般过程流程图
            2. 6.3.5.3.2.2 具有延迟生成功能的 SYSREFREQ 中继器模式（重定时）
            3. 6.3.5.3.2.3 有关 SYSREF 窗口化的其他指导
            4. 6.3.5.3.2.4 用于无干扰输出
            5. 6.3.5.3.2.5 如果使用 SYNC 特性
          3. 6.3.5.3.3 SYNC 特性
    4. 6.4 器件功能模式配置
      1. 6.4.1 引脚模式控制
        1. 6.4.1.1 芯片使能 (CE)
        2. 6.4.1.2 输出通道控制
        3. 6.4.1.3 逻辑输出控制
        4. 6.4.1.4 SYSREF 输出控制
        5. 6.4.1.5 器件模式选择
        6. 6.4.1.6 分频器或倍频器值选择
        7. 6.4.1.7 校准控制引脚
        8. 6.4.1.8 输出功率控制
  8. 7 应用和实施
    1. 7.1 应用信息
      1. 7.1.1 SYSREFREQ 输入配置
      2. 7.1.2 处理未使用的引脚
      3. 7.1.3 电流消耗
    2. 7.2 典型应用
      1. 7.2.1 本机振荡器分配应用
        1. 7.2.1.1 设计要求
        2. 7.2.1.2 详细设计过程
        3. 7.2.1.3 应用曲线图
      2. 7.2.2 JESD204B/C 时钟分配应用
    3. 7.3 布局
      1. 7.3.1 布局指南
      2. 7.3.2 布局示例
    4. 7.4 电源相关建议
      1. 7.4.1 上电时序
    5. 7.5 寄存器映射
      1. 7.5.1 器件寄存器
  9. 8 器件和文档支持
    1. 8.1 器件支持
    2. 8.2 文档支持
      1. 8.2.1 相关文档
    3. 8.3 接收文档更新通知
    4. 8.4 支持资源
    5. 8.5 商标
    6. 8.6 静电放电警告
    7. 8.7 术语表
  10. 9 修订历史记录
  11. 10机械、封装和可订购信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • PAP|64
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.5 电气特性

2.4V ≤ VCC ≤ 2.6V，–55°C ≤ TC ≤ +125°C。典型值是 VCC = 2.5V、25°C 条件下的值（除非另有说明）
参数 测试条件 最小值 典型值 最大值 单位
电流消耗
ICC 电源电流 (1) 已上电，所有输出和 SYSREF 均开启 1050 mA
已上电，所有输出均开启，所有 SYSREF 均关闭 600
已上电，所有输出和 SYSREF 均关闭 265
已断电(2) 11
SYSREF
fSYSREF SYSREF 输出频率 发生器模式 200 MHz
中继器模式 100 MHz
Δt SYSREF 延迟步长 fCLKIN = 12.8GHz 3 ps
tRISE 上升时间（20% 至 80%） SYSREFOUT 45 ps
LOGISYSREFOUT CML 120 ps
LVDS 120 ps
tFALL 下降时间（20% 至 80%） SYSREFOUT 45 ps
LOGISYSREFOUT CML 120 ps
LVDS 120 ps
VOD 差分输出电压 SYSREFOUT 0.85 Vpp
LOGISYSREFOUT CML 0.4 Vp
LVDS 0.4 Vp
VSYSREFCM 共模电压 SYSREFOUT CML
SYSREFOUTx_PWR = 4
100Ω 差分负载		 0.8 V
SYSREFREQ 引脚
VSYSREFIN 电压输入范围 交流差分电压 0.8 2 Vpp
VCM 输入共模 差分 100Ω 端接，直流耦合
在外部设置		 1.2 1.3 2 V
时钟输入
fIN 输入频率 仅缓冲器模式 0.3 15(3) GHz
PIN 输入功率 CLKIN_P 或 CLKIN_N 处的单端电源 0 10 dBm
时钟输出
fOUT 输出频率 2 分频 0.15 6.4 GHz
fOUT 输出频率 缓冲器模式 0.3 15(3)
fOUT 输出频率 x2、x3、x4 3.2 6.4
fOUT 输出频率 LOGICLK 输出 1 800 MHz
tCAL 校准时间 倍频器校准时间 fIN = 3.2GHz；x2
fSMCLK = 28MHz		 750 µs
pOUT 输出功率 单端 fCLKLOUT = 6GHz
OUTx_PWR = 7		 6 dBm
fCLKLOUT = 12.8GHz
OUTx_PWR = 7		 0
fCLKLOUT = 15GHz
OUTx_PWR = 7		 -3
tRISE 上升时间（20% 至 80%） fCLKOUT = 300MHz 45 ps
tFALL 下降时间（20% 至 80%） fCLKOUT = 300MHz 45 ps
tMUTE 输出静音时间 OE 引脚的下降沿 30 µs
tUNMUTE 输出取消静音时间 OE 引脚的上升沿 30 µs
传播延迟和偏移
| tSKEW | 输出间的偏移幅度 TA = -55°C 至 +125°C 2.5 10 ps
ΔtDLY/ΔT 传播延迟随温度的变化 缓冲器模式 0.02 0.06 0.1 ps/C
tDLY 传播延迟 缓冲器模式 TA = 25°C 180 ps
分频器模式 182
倍频器模式 185
噪声、抖动和杂散
JCKx 附加抖动 附加抖动。12kHz 至 100MHz 积分带宽。 缓冲器模式 5 fs、rms
x2 倍频器 16
x3 倍频器 21
x4 倍频器 26
闪烁 1/f 闪烁噪声 压摆率 > 8V/ns，fCLK=6GHz 缓冲器模式 -155 dBc/Hz
NFL 本底噪声 fOUT = 6GHz；fOffset = 100MHz 缓冲器模式 -159 dBc/Hz
2 分频 -158.5
倍频器（x2、x3、x4） -159.5
本底噪声 LOGICLK 输出，300MHz CML -150.5 dBc/Hz
LVDS -151.5
H2 二次谐波 fOUT = 6GHz（差分），缓冲器模式 -25 dBc
fOUT = 6GHz（单端），缓冲器模式 -13
fOUT = 6GHz，单端，2 分频 -16
H1/2 输入时钟泄漏杂散 fOUT = 6GHz（单端） x2 (fSPUR = 3GHz) -40 dBc
H1/3 x3 (fSPUR = 2GHz) -50
H1/4 x4 (fSPUR = 1.5GHz) -54 dBc
ISPUR LOGICLK 至 CLKOUT fSPUR = 300MHz（差分） -70 dBc
数字接口（SCK、SDI、CS#、MUXOUT、CLKx_EN、MUXSELx、PWRSELx、DIVSELx、LOGIC_EN、SYSREF_EN、CAL、CE）
VIH 高电平输入电压 SCK、SDI、CS# 1.4 3.3 V
高电平输入电压 CLKX_EN、MUXSELx、PWRSELx、DIVSELx、LOGIC_EN、SYSREF_EN、CAL、CE 1.4 3.3 V
VIL 低电平输入电压 SCK、SDI、CS# 0 0.4 V
低电平输入电压 CLKX_EN、MUXSELx、PWRSELx、DIVSELx、LOGIC_EN、SYSREF_EN、CAL、CE 0 0.4 V
IIH 高电平输入电流 SCK、SDI、CS# -42 42 µA
高电平输入电流 CLKX_EN、MUXSELx、PWRSELx、DIVSELx、LOGIC_EN、SYSREF_EN、CAL、CE -42 42 µA
IIL 低电平输入电流 SCK、SDI、CS# -25 25 µA
低电平输入电流 CLKX_EN、MUXSELx、PWRSELx、DIVSELx、LOGIC_EN、SYSREF_EN、CAL、CE -25 25 µA
VOH 高电平输出电压 MUXOUT IOH = 5mA 1.4 2.2 V
高电平输出电压 IOH = 0.1mA 2.2 2.5 V
VOL 低电平输出电压 MUXOUT IOL = 5mA 0.45 V
(1) 除非另有说明，否则 fCLKIN=6GHz，CLK_MUX=缓冲器，所有时钟均开启且 OUTx_PWR=7、SYSREFREQ_MODE=1。
(2) 用于断电模式。
(3) 支持 SYNC、分频器、SYSREF 和 SYSREF 窗口化，频率高达 12.8GHz。