ZHCSLU3C March   2020  – January 2021 LMQ61460-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 说明（续）
  6. 6 器件比较表
  7. 7 引脚配置和功能
  8. 8 规格
    1. 8.1 绝对最大额定值
    2. 8.2 ESD 等级
    3. 8.3 建议运行条件
    4. 8.4 热性能信息
    5. 8.5 电气特性
    6. 8.6 计时特性
    7. 8.7 系统特性
    8. 8.8 典型特性
  9. 9 详细说明
    1. 9.1 概述
    2. 9.2 功能方框图
    3. 9.3 特性说明
      1. 9.3.1  EN/SYNC 用于使能和 VIN UVLO
      2. 9.3.2  用于同步的 EN/SYNC 引脚
      3. 9.3.3  可调开关频率
      4. 9.3.4  时钟锁定
      5. 9.3.5  PGOOD 输出运行
      6. 9.3.6  内部 LDO、VCC UVLO 和 BIAS 输入
      7. 9.3.7  自举电压和 VCBOOT-UVLO（CBOOT 引脚）
      8. 9.3.8  SW 节点压摆率可调
      9. 9.3.9  展频
      10. 9.3.10 软启动和从压降中恢复
      11. 9.3.11 输出电压设置
      12. 9.3.12 过流和短路保护
      13. 9.3.13 热关断
      14. 9.3.14 输入电源电流
    4. 9.4 器件功能模式
      1. 9.4.1 关断模式
      2. 9.4.2 待机模式
      3. 9.4.3 工作模式
        1. 9.4.3.1 CCM 模式
        2. 9.4.3.2 自动模式 - 轻负载运行
          1. 9.4.3.2.1 二极管仿真
          2. 9.4.3.2.2 降频
        3. 9.4.3.3 FPWM 模式 - 轻负载运行
        4. 9.4.3.4 最短导通时间（高输入电压）运行
        5. 9.4.3.5 压降
  10. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 设计要求
      2. 10.2.2 详细设计过程
        1. 10.2.2.1  选择开关频率
        2. 10.2.2.2  设置输出电压
        3. 10.2.2.3  电感器选型
        4. 10.2.2.4  输出电容器选型
        5. 10.2.2.5  输入电容器选择
        6. 10.2.2.6  BOOT 电容器
        7. 10.2.2.7  启动电阻器
        8. 10.2.2.8  VCC
        9. 10.2.2.9  BIAS
        10. 10.2.2.10 CFF 和 RFF 选择
        11. 10.2.2.11 外部 UVLO
      3. 10.2.3 应用曲线
  11. 11电源相关建议
  12. 12布局
    1. 12.1 布局指南
      1. 12.1.1 接地及散热注意事项
    2. 12.2 布局示例
  13. 13器件和文档支持
    1. 13.1 文档支持
      1. 13.1.1 相关文档
    2. 13.2 接收文档更新通知
    3. 13.3 支持资源
    4. 13.4 商标
    5. 13.5 静电放电警告
    6. 13.6 术语表
  14. 14机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.3.5 PGOOD 输出运行

实现了 PGOOD 功能以替代分立式复位器件，从而减少 BOM 数量并降低成本。当反馈电压超出指定的 PGOOD 阈值时，PGOOD 引脚电压变为低电平（请参阅Topic Link Label8.8 中的“PGOOD 阈值”）。这可能发生在电流限制和热关断情况下，以及处于禁用状态和正常启动期间。干扰滤波器可防止在输出电压的短时偏移（例如在线路和负载瞬态期间）时出现错误标志。持续时间少于 tPGDFLT_FALL 的输出电压偏移不会触发电源正常标志。通过参考图 9-6，可以更好地理解电源正常运行。

电源正常输出包含一个开漏 NMOS，需要一个外部上拉电阻连接到合适的逻辑电源或 VOUT。当 EN 拉低时，标志输出也被强制为低电平。在 EN 为低电平时，只要输入电压为 ≥1V（典型值），电源正常输出就保持有效。

GUID-8F58B696-B976-4F57-B0BC-CE0394530EC0-low.gif图 9-6 PGOOD 时序图（不包括 OV 事件）
表 9-1 导致 PGOOD 发出故障信号（拉至低电平）的条件
故障条件启动 故障条件结束（在此之后，必须经过 tPGDFLT(rise) 才能释放 PGOOD 输出）(1)
VOUT < VOUT-target × PGDUV 且 t > tPGDFLT(fall) 稳压输出电压：
VOUT-target × (PGDUV + PGDHYST) < VOUT < VOUT-target × (PGDOV - PGDHYST)（请参阅Topic Link Label8.8 中的“PGOOD 阈值”）
VOUT > VOUT-target × PGDOV 且 t > tPGDFLT(fall) 稳压输出电压
TJ > TSD_R TJ < TSD_F 且稳压输出电压
EN < VEN Falling EN > VEN Rising 且稳压输出电压
VCC < VCC_UVLO - VCC_UVLO_HYST VCC > VCC_UVLO 且稳压输出电压
(1) 作为额外的运行检查，PGOOD 在软启动期间保持低电平，这定义为直到达到完整输出电压或者自启动以来经过 tSS2（以较小者为准）。