ZHCSLU3C March   2020  – January 2021 LMQ61460-Q1

PRODUCTION DATA  

  1. 1 特性
  2. 2 应用
  3. 3 说明
  4. 4 修订历史记录
  5. 5 说明（续）
  6. 6 器件比较表
  7. 7 引脚配置和功能
  8. 8 规格
    1. 8.1 绝对最大额定值
    2. 8.2 ESD 等级
    3. 8.3 建议运行条件
    4. 8.4 热性能信息
    5. 8.5 电气特性
    6. 8.6 计时特性
    7. 8.7 系统特性
    8. 8.8 典型特性
  9. 9 详细说明
    1. 9.1 概述
    2. 9.2 功能方框图
    3. 9.3 特性说明
      1. 9.3.1  EN/SYNC 用于使能和 VIN UVLO
      2. 9.3.2  用于同步的 EN/SYNC 引脚
      3. 9.3.3  可调开关频率
      4. 9.3.4  时钟锁定
      5. 9.3.5  PGOOD 输出运行
      6. 9.3.6  内部 LDO、VCC UVLO 和 BIAS 输入
      7. 9.3.7  自举电压和 VCBOOT-UVLO（CBOOT 引脚）
      8. 9.3.8  SW 节点压摆率可调
      9. 9.3.9  展频
      10. 9.3.10 软启动和从压降中恢复
      11. 9.3.11 输出电压设置
      12. 9.3.12 过流和短路保护
      13. 9.3.13 热关断
      14. 9.3.14 输入电源电流
    4. 9.4 器件功能模式
      1. 9.4.1 关断模式
      2. 9.4.2 待机模式
      3. 9.4.3 工作模式
        1. 9.4.3.1 CCM 模式
        2. 9.4.3.2 自动模式 - 轻负载运行
          1. 9.4.3.2.1 二极管仿真
          2. 9.4.3.2.2 降频
        3. 9.4.3.3 FPWM 模式 - 轻负载运行
        4. 9.4.3.4 最短导通时间（高输入电压）运行
        5. 9.4.3.5 压降
  10. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 设计要求
      2. 10.2.2 详细设计过程
        1. 10.2.2.1  选择开关频率
        2. 10.2.2.2  设置输出电压
        3. 10.2.2.3  电感器选型
        4. 10.2.2.4  输出电容器选型
        5. 10.2.2.5  输入电容器选择
        6. 10.2.2.6  BOOT 电容器
        7. 10.2.2.7  启动电阻器
        8. 10.2.2.8  VCC
        9. 10.2.2.9  BIAS
        10. 10.2.2.10 CFF 和 RFF 选择
        11. 10.2.2.11 外部 UVLO
      3. 10.2.3 应用曲线
  11. 11电源相关建议
  12. 12布局
    1. 12.1 布局指南
      1. 12.1.1 接地及散热注意事项
    2. 12.2 布局示例
  13. 13器件和文档支持
    1. 13.1 文档支持
      1. 13.1.1 相关文档
    2. 13.2 接收文档更新通知
    3. 13.3 支持资源
    4. 13.4 商标
    5. 13.5 静电放电警告
    6. 13.6 术语表
  14. 14机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.3.2 用于同步的 EN/SYNC 引脚

LMQ61460-Q1 EN/SYNC 引脚可用于将内部振荡器与外部时钟进行同步。内部振荡器可通过将正向时钟沿交流耦合至 EN 引脚来实现同步，如图 9-2 所示。建议将 RENT 和 RENB 的并联总阻值保持在 100kΩ 范围内。同步需要 RENT，但 RENB 可以不安装。开关动作可同步至频率为 200kHz 到 2.2MHz 的外部时钟。外部时钟必须在启动前关闭，以实现正确的启动时序。

GUID-3F753C2C-1E7B-46DE-944C-41D1F1989CC3-low.gif图 9-2 允许使用 EN 引脚实现同步的典型实现方案

参考图 9-3，EN 引脚上的交流耦合电压边沿必须超过 SYNC 振幅阈值 VEN_SYNC_MIN，才能触发内部同步脉冲检测器。此外，EN/SYNC 上升脉冲和下降脉冲的最小持续时间必须长于 tSYNC_EDGE(MIN) 并且短于消隐时间 tB。建议使用通过 1nF 电容器 CSYNC 耦合的具有 3.3V 或更高振幅的脉冲信号。

GUID-C5D280BD-9EFE-4830-9241-E0937E71182D-low.gif图 9-3 典型 SYNC/EN 波形

在应用有效同步信号 2048 个周期后，时钟频率突然变为所应用信号的频率。此外，如果使用的器件具有展频功能，则有效的同步信号会覆盖展频，将其关闭，并且时钟会切换到应用的时钟频率。