LMK3C0105 各方面的设计都很简单，并且提供了软件支持来协助进行频率规划和器件编程。该设计过程简单概述了这一过程。

1. 频率规划
   1. 设计 LMK3C0105 配置的第一步是确定生成所需输出频率所需的 FOD 频率。该过程如下：
      1. 如果两个输出频率相同，并且具有相同的 SSC 设置（即均使用 SSC 或均不使用 SSC），则仅需要 1 个 FOD。
      2. 如果两个输出频率不同，但具有相同的 SSC 设置，则输出可以共享一个 FOD 以节省电流。如果两个频率都可以通过将单个有效 FOD 频率除以通道分频器选项来生成，则可以禁用第二个 FOD。否则，必须使用两个 FOD。如果两个输出都需要 SSC，则 LMK3C0105 器件无法支持该频率计划。
      3. 如果一个输出需要 SSC，而另一个输出不需要 SSC，则 SSC 输出必须使用 FOD0，非 SSC 输出必须使用 FOD1。
   2. 如果使用 SSC，请确定应用是否需要预配置的向下展频调制、自定义向下展频调制或中心展频调制。如果需要自定义配置，请按照展频时钟 中概述的步骤进行操作。
   3. 设置数字时钟分频器，使数字时钟频率尽可能接近 50MHz。
   4. 确定 REF_CTRL 引脚功能。如果将其用作附加 LVCMOS 基准时钟，请验证是否可以根据 FOD0 和 FOD1 频率生成所需频率，因为 REF_CLK 输出的分频器范围仅为 /2、/4 或 /8。
      1. 请记住，如果在 FOD0 上使用 SSC，并且 REF_CLK 源是 FOD0，则该输出现在也具有 SSC。
2. 设置输出格式
   1. 所需的输出格式基于系统中所需的时钟数。对于晶体替换，这通常是 24MHz、25MHz、27MHz 或 50MHz LVCMOS 时钟的集合。
   2. OUTA 和 OUTB、或者 OUTC 和 OUTD 可以同相、反相或单独启用或禁用。OUTA 和 OUTC 始终同相。这允许一次生成最多五个 LVCMOS 时钟，其中最多四个可以同相。
      1. 对于 LVCMOS 输出，如果 VDD 为 1.8V 或 2.5V，则 VDDO_x 电压必须与 VDD 电压相匹配。
3. 输出启用行为
   1. 输出启用引脚默认为低电平有效，并通过一个内部下拉电阻器连接至 GND。如果不需要此功能，则可以将 OE_PIN_POLARITY 设置为“0”，以将 OE 引脚的行为更改为高电平有效。如果执行了该操作，则内部下拉电阻器会被禁用，并使用一个连接至 VDD 的内部上拉电阻器。
   2. 确定两个输出均被禁用是否意味着器件进入低功耗模式。虽然这能够节省电流，但对于时钟必须快速重新开启的任何应用（例如 CPU 时钟），不建议使用低功耗模式。

对于 10GB PHY，需要进行以下设置：

1. 一个 FOD 可用于生成所有输出。因此，FOD0 可设置为具有 200MHz 的输出频率，通道分频器 0 设置为 8 分频。通常，如果单个器件需要两个频率相同的时钟，则这些时钟需要同相。两个输出驱动器都选择通道分频器 0。输出驱动器 0 设置为 LVCMOS 同相，输出驱动器 1 仅设置为 LVCMOS OUTD。当仅配置为 OUTD 时，OUTD 与 OUTA 同相。
   1. DIG_CLK_N_DIV 必须设置为 2 才能正确设置状态机时钟。状态机时钟必须尽可能接近 50MHz 而不超过该频率。在这种情况下，DIG_CLK_N_DIV 设置为 2，总分频为 4。方程式 9 展示了数字状态机频率、CH0_FOD_SEL 多路复用器选择的频率以及 DIG_CLK_N_DIV 字段之间的关系。仅当器件处于低功耗状态时，才写入 DIG_CLK_N_DIV 字段。
2. REF_CTRL 引脚用于生成 100MHz LVCMOS 时钟。将 REF_CLK_FOD_SEL 设置为 0 以选择 FOD0 作为 REF_CTRL 时钟源。REF_CLK_DIV 必须设置为 1 才能实现 FOD0 的 2 分频。将 REF_CTRL_PIN_FUNC 设置为 2，以将 REF_CTRL 引脚设置为输出时钟。

其中，F_DIG 是数字状态机时钟频率，而 F_{CH0_FOD_SEL} 是 CHO_FOD_SEL 多路复用器选择的频率