ZHCSYB8 May   2025 LMK1C1102A , LMK1C1103A , LMK1C1104A , LMK1C1106A , LMK1C1108A

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求
    7. 6.7 典型特性
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 失效防护输入
      2. 8.3.2 异步输出使能
    4. 8.4 器件功能模式
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 设计要求
      2. 9.2.2 详细设计过程
    3. 9.3 电源相关建议
    4. 9.4 布局
      1. 9.4.1 布局指南
      2. 9.4.2 布局示例
  11. 10器件和文档支持
    1. 10.1 文档支持
      1. 10.1.1 相关文档
    2. 10.2 接收文档更新通知
    3. 10.3 支持资源
    4. 10.4 商标
    5. 10.5 静电放电警告
    6. 10.6 术语表
  12. 11修订历史记录
  13. 12机械、封装和可订购信息
    1. 12.1 卷带包装信息

封装选项

请参考 PDF 数据表获取器件具体的封装图。

机械数据 (封装 | 引脚)
  • PW|16
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.2.1 设计要求

图 9-1 中所示的 LMK1C110xA 配置为从本地 LVCMOS 振荡器扇出 100MHz 信号。CPU 配置为通过 1G 控制输出状态。

配置示例是在具有以下属性的底板应用中驱动三个 LVCMOS 接收器：

  • CPU 时钟可接受全摆幅直流耦合 LVCMOS 信号。在 LMK1C110xA 附近放置了一个串联电阻器 RS，以密切匹配迹线的特性阻抗，从而有效减少反射。
  • FPGA 时钟同样通过放置在 LMK1C110xA 附近的适当串联电阻进行直流耦合。
  • 本示例中的 PLL 可以接受较低的振幅信号，因此使用 Thevenin 的等效终端（上拉至 VDD 并下拉至 GND）。PLL 接收器具有内部偏置功能，因此在共模电压不匹配时，可使用交流耦合。