ZHCSJ45E December   2018  – August 2023 LM5155 , LM51551

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 修订历史记录
  6. 5 说明（续）
  7. 6 器件比较表
  8. 7 引脚配置和功能
  9. 8 规格
    1. 8.1 绝对最大额定值
    2. 8.2 ESD 等级
    3. 8.3 建议运行条件
    4. 8.4 热性能信息
    5. 8.5 电气特性
    6. 8.6 典型特性
  10. 9 详细说明
    1. 9.1 概述
    2. 9.2 功能方框图
    3. 9.3 特性说明
      1. 9.3.1  线路欠压锁定（UVLO/SYNC 引脚）
      2. 9.3.2  高压 VCC 稳压器（BIAS、VCC 引脚）
      3. 9.3.3  软启动（SS 引脚）
      4. 9.3.4  开关频率（RT 引脚）
      5. 9.3.5  时钟同步（UVLO/SYNC 引脚）
      6. 9.3.6  电流检测和斜率补偿（CS 引脚）
      7. 9.3.7  电流限制和最短导通时间（CS 引脚）
      8. 9.3.8  反馈和误差放大器（FB、COMP 引脚）
      9. 9.3.9  电源正常状态指示器（PGOOD 引脚）
      10. 9.3.10 断续模式过载保护（仅限 LM51551）
      11. 9.3.11 最大占空比限制和最小输入电源电压
      12. 9.3.12 MOSFET 驱动器（GATE 引脚）
      13. 9.3.13 过压保护 (OVP)
      14. 9.3.14 热关断 (TSD)
    4. 9.4 器件功能模式
      1. 9.4.1 关断模式
      2. 9.4.2 待机模式
      3. 9.4.3 运行模式
  11. 10应用和实施
    1. 10.1 应用信息
    2. 10.2 典型应用
      1. 10.2.1 设计要求
      2. 10.2.2 详细设计过程
        1. 10.2.2.1 使用 WEBENCH® 工具创建定制设计方案
        2. 10.2.2.2 推荐组件
        3. 10.2.2.3 电感器选型 (LM)
        4. 10.2.2.4 输出电容器 (COUT)
        5. 10.2.2.5 输入电容器
        6. 10.2.2.6 MOSFET 选型
        7. 10.2.2.7 二极管选型
        8. 10.2.2.8 效率估算
      3. 10.2.3 应用曲线
    3. 10.3 系统示例
    4. 10.4 电源相关建议
    5. 10.5 布局
      1. 10.5.1 布局指南
      2. 10.5.2 布局示例
  12. 11器件和文档支持
    1. 11.1 器件支持
      1. 11.1.1 第三方产品免责声明
      2. 11.1.2 开发支持
        1. 11.1.2.1 使用 WEBENCH® 工具创建定制设计方案
    2. 11.2 文档支持
      1. 11.2.1 相关文档
    3. 11.3 接收文档更新通知
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  13. 12机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

9.3.5 时钟同步（UVLO/SYNC 引脚）

可通过将 UVLO/SYNC 引脚拉至低电平，使器件的开关频率与外部时钟同步。器件的内部时钟在下降沿同步，但在强制关闭时间内会忽略下降沿输入，该时间由最大占空比限制决定。外部同步时钟必须将 UVLO/SYNC 引脚电压下拉至 1.45V（典型值）以下。下拉脉冲的占空比不受限制，但最小下拉脉冲宽度必须大于 150ns，最小上拉脉冲宽度必须大于 250ns。图 9-10 所示为远程关断功能的实现方案。UVLO 引脚可由分立式 MOSFET 或 MCU 的开漏输出下拉。在此配置下，器件在 UVLO 引脚接地后立即停止开关，并且器件在 UVLO 引脚接地后 35µs（典型值）关断。

GUID-FC4A83B3-6AA0-46E2-BA50-155A05D1FB46-low.gif图 9-10 UVLO 和关断

图 9-11 所示为关断和时钟同步功能相结合的实现方案。在此配置下，当 UVLO 引脚接地时，器件会立即停止开关；如果 fSYNC 保持高逻辑状态的时间超过 35μs（典型值）（UVLO 处于低逻辑状态的时间超过 35μs（典型值）），器件将关断。如果启用器件后提供了时钟脉冲，器件将以 fSYNC 运行。

GUID-4F77AD61-003F-42DB-B966-84169BA103ED-low.gif图 9-11 UVLO、关断和时钟同步

图 9-13 和图 9-14 所示为待机和时钟同步功能相结合的实现方案。在此配置下，如果 fSYNC 保持在高逻辑状态，器件将立即停止开关；如果 fSYNC 保持在高逻辑状态的时间超过两个开关周期，器件将进入待机模式。如果提供了时钟脉冲，器件将以 fSYNC 运行。由于当 UVLO 引脚电压大于使能阈值的时间超过 1.5μs 时器件就会启用，因此如果在器件启用之前从一开始就提供外部时钟同步脉冲，则建议使用图 9-13 和图 9-14 中的配置。当同步脉冲的占空比大于 50% 时，可以放宽 1.5µs 的要求。图 9-12 显示了通过同步脉冲启动所需的最小占空比。当开关频率大于 1.1MHz 时，在施加外部同步脉冲之前，UVLO 引脚电压应大于使能阈值并持续 1.5μs 以上。

GUID-B5621BBD-E19C-47E3-BA06-E24234EBF519-low.gif图 9-12 通过 SYNC 启动所需的占空比
GUID-DBB782BA-3054-41EF-908A-5AA13C4A7F05-low.gif图 9-13 UVLO、待机和时钟同步 (a)
GUID-E4FEF785-5EE9-403C-8DF3-54E65772C732-low.gif图 9-14 UVLO、待机和时钟同步 (b)

如果不需要 UVLO 功能，可以使用 MCU 的一个推挽输出同时实现关断和时钟同步功能。在此配置下，如果 fSYNC 保持低逻辑状态的时间超过 35μs（典型值），器件将关断。如果 fSYNC 保持高逻辑状态的时间超过 1.5µs，器件将启用。如果在器件启用后提供了时钟脉冲，器件将以 fSYNC 运行。此外，在此配置下，建议在提供偏置后施加外部时钟脉冲。通过使用限流电阻将流入 UVLO 引脚的电流限制在 1mA 以下，可以在提供偏置之前提供外部时钟脉冲（请参阅图 9-15）。

GUID-C242AD5E-62E5-4481-8CB8-D83CA6EEECE2-low.gif图 9-15 关断和时钟同步

图 9-16 显示了使用外部电路实现反相使能的方法。

GUID-750B12B1-815D-4E37-844E-4350BA6DC26B-low.gif图 9-16 反相 UVLO

外部时钟频率 (fSYNC) 必须在 fRT(TYPICAL) 的 +25% 和 –30% 之间。由于斜率电阻 (RSL) 的最大占空比限制和峰值电流限制会受到时钟同步的影响，因此使用时钟同步功能时要格外小心。请参阅节 9.3.6、节 9.3.7 和节 9.3.11 了解更多信息。