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ZHCSYN9 July 2025 DLP473TE

PRODUCTION DATA

封装选项

机械数据 (封装 | 引脚)

FXL|173
- MCPG039A

散热焊盘机械数据 (封装 | 引脚)

订购信息

5.8 时序要求

在自然通风条件下的工作温度范围内和电源电压下测得（除非另有说明）

参数		测试条件	最小值	典型值	最大值	单位
LPSDR
t_f	下降转换率⁽²⁾	（80% 至 20%）× V_DD⁽⁵⁾	0.25			V/ns
t_c	周期时间 LS_CLK⁽⁵⁾	50% 至 50% 基准点⁽⁵⁾	7.7	8.3		ns
t_r	上升转换率⁽¹⁾	（30% 至 80%）× V_DD⁽⁶⁾	1		3	V/ns
t_f	下降转换率⁽¹⁾	（70% 至 20%）× V_DD⁽⁶⁾	1		3	V/ns
t_r	上升转换率⁽²⁾	（20% 至 80%）× V_DD⁽⁶⁾	0.25			V/ns
t_W(H)	脉冲持续时间 LS_CLK 高电平	50% 至 50% 基准点⁽⁵⁾	3.1			ns
t_W(L)	脉冲持续时间 LS_CLK low	50% 至 50% 基准点⁽⁵⁾	3.1			ns
t_WINDOW	窗口时间⁽¹⁾⁽³⁾	建立时间 + 保持时间⁽⁵⁾	3			ns
t_DERATING	窗口时间降额⁽¹⁾⁽³⁾	低于 1 V/ns 压摆率每降低 0.25 V/ns 时⁽⁸⁾		0.35		ns
t_su	建立时间	在 LS_CLK 之前 LS_WDATA 有效⁽⁵⁾			1.5	ns
t_h	保持时间	在 LS_CLK 之后 LS_WDATA 有效⁽⁵⁾			1.5	ns
SubLVDS
t_r	上升压摆率	20% 至 80% 基准点⁽⁷⁾	0.7	1		V/ns
t_f	下降压摆率	80% 至 20% 基准点⁽⁷⁾	0.7	1		V/ns
t_c	周期时间 D_CLK⁽⁹⁾	50% 至 50% 基准点⁽⁹⁾	1.35	1.39		ns
t_W(H)	脉冲持续时间 DCLK 高电平	50% 至 50% 基准点⁽⁹⁾	0.7			ns
t_W(L)	脉冲持续时间 DCLK 低电平	50% 至 50% 基准点⁽⁹⁾	0.7			ns
t_su	建立时间	D_CLK 之前数据有效⁽⁹⁾			0.17	ns
t_h	保持时间	D_CLK 之后数据有效⁽⁹⁾			0.17	ns
t_WINDOW	窗口时间	建立时间 + 保持时间⁽⁹⁾⁽¹⁰⁾			0.25	ns
t_POWER	接收器上电⁽⁴⁾				200	ns

(1) 规范适用于 LS_CLK 和 LS_WDATA 引脚。请参阅图 5-4 中的 LPSDR 输入上升和下降转换率。

(2) 此规格适用于 DMD_DEN_ARSTZ 引脚。请参阅图 5-4 中的 LPSDR 输入上升和下降转换率。

(3) 窗口时间降额示例：0.5V/ns 压摆率会将窗口时间增加 0.7ns，从 3ns 增加到 3.7ns。

(4) 该规格仅适用于 SubLVDS 接收器时间，不考虑命令和命令后的延迟。

(5) 请参阅图 5-3。

(6) 请参阅图 5-4。

(7) 请参阅图 5-5。

(8) 请参阅图 5-6。

(9) 请参阅图 5-7。

(10) 请参阅图 5-8。