ZHDS437 September   2026 AWRL6888

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 功能方框图
  6. 5 器件比较
    1. 5.1 相关产品
  7. 6 终端配置和功能
    1. 6.1 引脚图
    2. 6.2 信号说明
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  8. 7 规格
    1. 7.1  绝对最大额定值
    2. 7.2  ESD 等级
    3. 7.3  上电小时数 (POH)
    4. 7.4  建议运行条件
    5. 7.5  一次性可编程 (OTP) 电子保险丝的 VPP 规格
      1. 7.5.1 OTP 电子保险丝编程的建议运行条件
      2. 7.5.2 硬件要求
      3. 7.5.3 对硬件保修的影响
    6. 7.6  电源规格
      1. 7.6.1 3.3V I/O 拓扑
      2. 7.6.2 1.8V I/O 拓扑
      3. 7.6.3 系统拓扑
        1. 7.6.3.1 I/O 拓扑
      4. 7.6.4 射频电源去耦电容器和布局条件
        1. 7.6.4.1 1.2V 射频电源轨
          1. 7.6.4.1.1 1.2V 射频电源轨
        2. 7.6.4.2 1.0V 射频 LDO
          1. 7.6.4.2.1 1.0V 射频 LDO
      5. 7.6.5 噪声和纹波规格
    7. 7.7  节电模式
      1. 7.7.1 功耗典型数值
    8. 7.8  每个电压轨的峰值电流要求
    9. 7.9  射频规格
    10. 7.10 支持的 DFE 特性
    11. 7.11 CPU 规格
    12. 7.12 热阻特性
    13. 7.13 时序和开关特性
      1. 7.13.1  电源时序和复位时序
      2. 7.13.2  同步帧触发
      3. 7.13.3  输入时钟和振荡器
        1. 7.13.3.1 时钟规范
      4. 7.13.4  多通道缓冲/标准串行外设接口 (McSPI)
        1. 7.13.4.1 McSPI 特性
        2. 7.13.4.2 SPI 时序条件
        3. 7.13.4.3 SPI - 控制器模式
          1. 7.13.4.3.1 SPI 的时序和开关要求 - 控制器模式
          2. 7.13.4.3.2 SPI 输出时序的时序和开关特性 - 控制器模式
        4. 7.13.4.4 SPI - 外设模式
          1. 7.13.4.4.1 SPI 的时序和开关要求 — 外设模式
          2. 7.13.4.4.2 SPI 输出时序的时序和开关特性 - 次级模式
      5. 7.13.5  LVDS 仪表和测量外设
        1. 7.13.5.1 LVDS 接口配置
        2. 7.13.5.2 LVDS 接口时序
      6. 7.13.6  LIN
      7. 7.13.7  通用输入/输出
        1. 7.13.7.1 输出时序的开关特性与负载电容 (CL) 间的关系
      8. 7.13.8  控制器局域网 - 灵活数据速率 (CAN-FD)
        1. 7.13.8.1 CANx TX 和 RX 引脚的动态特性
      9. 7.13.9  串行通信接口 (SCI)
        1. 7.13.9.1 SCI 时序要求
      10. 7.13.10 内部集成电路接口 (I2C)
        1. 7.13.10.1 I2C 时序要求
      11. 7.13.11 四线串行外设接口 (QSPI)
        1. 7.13.11.1 QSPI 时序条件
        2. 7.13.11.2 QSPI 输入（读取）时序的时序要求
        3. 7.13.11.3 QSPI 开关特性
      12. 7.13.12 JTAG 接口
        1. 7.13.12.1 JTAG 时序条件
        2. 7.13.12.2 IEEE 1149.1 JTAG 的时序要求
        3. 7.13.12.3 IEEE 1149.1 JTAG 在推荐工作条件下的开关特性
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 子系统
      1. 8.3.1  射频 (RF) 和模拟子系统
      2. 8.3.2  时钟子系统
      3. 8.3.3  发送子系统
      4. 8.3.4  接收子系统
      5. 8.3.5  处理器子系统
      6. 8.3.6  汽车接口
      7. 8.3.7  主机接口
      8. 8.3.8  应用子系统 Cortex-R5F
      9. 8.3.9  DSP 子系统
      10. 8.3.10 硬件加速器 (HWA1.2) 特性
        1. 8.3.10.1 xWRx843 中的 HWA1.1、xWRLx432 中的 HWA1.2 和 xWRL684x 及 AWRL6888 中的 HWA1.2 之间的硬件加速器功能差异
    4. 8.4 其他子系统
      1. 8.4.1 安全性 – 硬件安全模块
      2. 8.4.2 用于用户应用的 GPADC 通道（服务）
      3. 8.4.3 GPADC 参数
      4. 8.4.4 存储器分区示例
      5. 8.4.5 引导模式
  10. 9 监控和诊断
  11. 10应用、实施和布局
    1. 10.1 应用信息
    2. 10.2 参考原理图
  12. 11器件和文档支持
    1. 11.1 器件命名规则
    2. 11.2 工具与软件
    3. 11.3 文档支持
    4. 11.4 支持资源
    5. 11.5 商标
    6. 11.6 静电放电警告
    7. 11.7 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
  • APD|329
散热焊盘机械数据 (封装 | 引脚)
订购信息

8.3.4 接收子系统

AWRL6888 接收子系统在 2:1 复用配置中集成了由 4 个基带处理链支持的 8 个 RX 通道（RX0A、RX0B、RX1A、RX1B、RX2A、RX2B、RX3A 和 RX3B）。通道被组织成 4 对（RXnA 和 RXnB），每对通道都被复用到共享的基带处理链上。因此，无法同时启用同一对内的两个通道，从而允许最多四个接收通道同时运行。每个有源接收信道由低噪声放大器 (LNA)、混频器、IF 滤波、ADC 转换和抽取组成。该器件采用真正的基带架构，利用具有单个 IF 和 ADC 链的真正混频器为每个接收器通道提供输出。根据系统电源要求和应用设计，各个接收通道可以独立断电。该器件适用于快速线性调频脉冲系统。带通 IF 链支持 175kHz 以上的可配置较低截止频率，可容纳高达 10MHz 的带宽

有关接收通道到 BGA 引脚的映射，请参阅表 8-3。

图 8-4 介绍了接收子系统。


AWRL6888 接收子系统（每个接收通道对）

图 8-4 接收子系统（每个接收通道对）
表 8-3 接收通道到 BGA 引脚映射
BGA 引脚 通道
RX1 RX0A
RX2 RX0B
RX3 RX1A
RX4 RX1B
RX5 RX2A
RX6 RX2B
RX7 RX3A
RX8 RX3B
有关接收通道的位字段映射详细信息，请参阅 MMWAVE-L-SDK 中的 ICD（接口控制文档）。