ZHCSY88 May   2025 ADS9127 , ADS9128 , ADS9129

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求
    7. 5.7  开关特性
    8. 5.8  时序图
    9. 5.9  典型特性：所有器件
    10. 5.10 典型特性：ADS9129
    11. 5.11 典型特性：ADS9128
    12. 5.12 典型特性：ADS9127
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
      2. 6.3.2 模拟输入带宽
      3. 6.3.3 ADC 传递函数
      4. 6.3.4 基准电压
      5. 6.3.5 温度传感器
      6. 6.3.6 数据平均
      7. 6.3.7 数字下变频器
      8. 6.3.8 数据接口
        1. 6.3.8.1 数据帧宽度
        2. 6.3.8.2 同步多个 ADC
        3. 6.3.8.3 数据接口测试图形
          1. 6.3.8.3.1 固定图形
          2. 6.3.8.3.2 交替测试图形
          3. 6.3.8.3.3 数字斜坡
      9. 6.3.9 ADC 采样时钟输入
    4. 6.4 器件功能模式
      1. 6.4.1 复位
      2. 6.4.2 断电选项
      3. 6.4.3 正常运行
      4. 6.4.4 初始化序列
    5. 6.5 编程
      1. 6.5.1 寄存器写入
      2. 6.5.2 寄存器读取
      3. 6.5.3 多个器件：SPI 配置的菊花链拓扑
        1. 6.5.3.1 菊花链中的寄存器写入
        2. 6.5.3.2 菊花链中的寄存器读取
  8. 7 寄存器映射
    1. 7.1 寄存器组 0
    2. 7.2 寄存器组 1
    3. 7.3 寄存器组 2
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 ≤20kHz 的输入信号带宽的数据采集 (DAQ) 电路
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用曲线
      2. 8.2.2 ≤100kHz 的输入信号带宽的数据采集 (DAQ) 电路
        1. 8.2.2.1 设计要求
        2. 8.2.2.2 应用曲线
      3. 8.2.3 ≤1MHz 的输入信号带宽的数据采集 (DAQ) 电路
        1. 8.2.3.1 设计要求
        2. 8.2.3.2 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 机械数据

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

5.7 开关特性

对于 ADS9129 和 ADS9128，AVDD_5V = 4.75V 至 5.25V，对于 ADS9127，AVDD_5V = 4.5V 至 5.5V，VDD_1V8 = 1.75V 至 1.85V，内部 VREF = 4.096V，最大吞吐量（除非另有说明）；TA = –40°C 至 +125°C 时的最小值和最大值；TA = 25°C 时的典型值
参数 测试条件 最小值 最大值 单位
复位
tPU 器件上电时间 25 ms
LVDS 数据接口
tRT 上升时间 使用长度为 20mm 的 50Ω 传输线，差分 RL = 100Ω，CL = 1pF 600 ps
tFT 下降时间 600 ps
tCYCLE 采样时钟周期 ADS9129 50 ns
ADS9128 100
ADS9127 200
tDCLK 时钟输出 4.167 ns
时钟占空比 45 55 %
td_DCLKDO 延时时间：DCLKP 上升到相应数据有效 SDR 模式  -0.35 0.35 ns
toff_DCLKDO_r 时间偏移：DCLKP 上升到相应数据有效 DDR 模式 tDCLK / 4 – 0.35 tDCLK / 4 + 0.35 ns
toff_DCLKDO_f 时间偏移：DCLKP 下降至相应数据有效 DDR 模式 tDCLK / 4 – 0.35 tDCLK / 4 + 0.35 ns
tPD 延时时间：SMPL_CLK 下降至 DCLKP 上升 tDCLK ns
tPU_SMPL_CLK 延时时间：连接到 SMPL_CLK 的自由运行时钟到 ADC 数据有效 100 µs
tLAT(1) 延时时间：数据输出的 MSB 的内部数字延迟 3 12 ns
SPI 时序
tden_CKDO 延时时间：第 8 个 SCLK 上升沿至 SDO 使能 30 ns
tdz_CKDO 延时时间：第 24 个 SCLK 上升沿至 SDO 进入高阻态 30 ns
td_CKDO 延时时间：SCLK 启动沿到 SDO 上的相应数据有效 30 ns
tht_CKDO 保持时间：SCLK 启动沿到 SDO 上的前一个数据有效 2 ns
(1) 有关数据输出延迟的更多详细信息，请参阅有关 ADC 采样时钟输入 的部分。