ZHCSY88 May   2025 ADS9127 , ADS9128 , ADS9129

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求
    7. 5.7  开关特性
    8. 5.8  时序图
    9. 5.9  典型特性：所有器件
    10. 5.10 典型特性：ADS9129
    11. 5.11 典型特性：ADS9128
    12. 5.12 典型特性：ADS9127
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
      2. 6.3.2 模拟输入带宽
      3. 6.3.3 ADC 传递函数
      4. 6.3.4 基准电压
      5. 6.3.5 温度传感器
      6. 6.3.6 数据平均
      7. 6.3.7 数字下变频器
      8. 6.3.8 数据接口
        1. 6.3.8.1 数据帧宽度
        2. 6.3.8.2 同步多个 ADC
        3. 6.3.8.3 数据接口测试图形
          1. 6.3.8.3.1 固定图形
          2. 6.3.8.3.2 交替测试图形
          3. 6.3.8.3.3 数字斜坡
      9. 6.3.9 ADC 采样时钟输入
    4. 6.4 器件功能模式
      1. 6.4.1 复位
      2. 6.4.2 断电选项
      3. 6.4.3 正常运行
      4. 6.4.4 初始化序列
    5. 6.5 编程
      1. 6.5.1 寄存器写入
      2. 6.5.2 寄存器读取
      3. 6.5.3 多个器件：SPI 配置的菊花链拓扑
        1. 6.5.3.1 菊花链中的寄存器写入
        2. 6.5.3.2 菊花链中的寄存器读取
  8. 7 寄存器映射
    1. 7.1 寄存器组 0
    2. 7.2 寄存器组 1
    3. 7.3 寄存器组 2
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 ≤20kHz 的输入信号带宽的数据采集 (DAQ) 电路
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用曲线
      2. 8.2.2 ≤100kHz 的输入信号带宽的数据采集 (DAQ) 电路
        1. 8.2.2.1 设计要求
        2. 8.2.2.2 应用曲线
      3. 8.2.3 ≤1MHz 的输入信号带宽的数据采集 (DAQ) 电路
        1. 8.2.3.1 设计要求
        2. 8.2.3.2 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 机械数据

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.9 ADC 采样时钟输入

使用具有高压摆率的低抖动外部时钟来尽可能提高 SNR 性能。可以使用差分或单端时钟输入来操作 ADS912x。时钟幅度影响 ADC 孔径抖动，从而影响 SNR。为了获得出色 SNR 性能，请提供具有快速压摆率的时钟信号，以更大限度增加 VDD_1V8 和 GND 电平之间的摆幅。

确保采样时钟是自由运行的连续时钟。在应用自由运行的采样时钟后，ADC 会按照 开关特性 中的规定，生成有效的输出数据、数据时钟和帧时钟 tPU_SMPL_CLK。当采样时钟停止时，ADC 处于断电状态，输出数据、数据时钟和帧时钟无效。

图 6-8 显示了差分采样时钟输入图。对于此配置，请将差分采样时钟输入连接到 SMPL_CLKP 和 SMPL_CLKM 引脚。图 6-9 显示了单端采样时钟输入图。在此配置中，将单端采样时钟连接到 SMPL_CLKP，并将 SMPL_CLKM 接地。

ADS9127 ADS9128 ADS9129 交流耦合差分采样时钟图 6-8 交流耦合差分采样时钟
ADS9127 ADS9128 ADS9129 单端采样时钟图 6-9 单端采样时钟

图 5-6 展示了从模拟输入采样时刻到由 FCLK 上升沿标记的相应数据 MSB 输出的延迟。数据输出延迟的公式取决于输出数据帧宽度，并在 表 6-10 中给出。

表 6-10 数据输出延迟
器件 24 位数据帧 20 位数据帧
ADS9129 2 × tSMPL_CLK + tLAT 不支持
ADS9128 1.83 × tSMPL_CLK + tLAT 不支持
ADS9127 1.83 × tSMPL_CLK + tLAT 2 × tSMPL_CLK + tLAT
  1. 有关 tLAT 的信息，请参阅 开关特性 表。