ZHCSY88 May   2025 ADS9127 , ADS9128 , ADS9129

PRODUCTION DATA  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 引脚配置和功能
  6. 5 规格
    1. 5.1  绝对最大额定值
    2. 5.2  ESD 等级
    3. 5.3  建议运行条件
    4. 5.4  热性能信息
    5. 5.5  电气特性
    6. 5.6  时序要求
    7. 5.7  开关特性
    8. 5.8  时序图
    9. 5.9  典型特性：所有器件
    10. 5.10 典型特性：ADS9129
    11. 5.11 典型特性：ADS9128
    12. 5.12 典型特性：ADS9127
  7. 6 详细说明
    1. 6.1 概述
    2. 6.2 功能方框图
    3. 6.3 特性说明
      1. 6.3.1 模拟输入
      2. 6.3.2 模拟输入带宽
      3. 6.3.3 ADC 传递函数
      4. 6.3.4 基准电压
      5. 6.3.5 温度传感器
      6. 6.3.6 数据平均
      7. 6.3.7 数字下变频器
      8. 6.3.8 数据接口
        1. 6.3.8.1 数据帧宽度
        2. 6.3.8.2 同步多个 ADC
        3. 6.3.8.3 数据接口测试图形
          1. 6.3.8.3.1 固定图形
          2. 6.3.8.3.2 交替测试图形
          3. 6.3.8.3.3 数字斜坡
      9. 6.3.9 ADC 采样时钟输入
    4. 6.4 器件功能模式
      1. 6.4.1 复位
      2. 6.4.2 断电选项
      3. 6.4.3 正常运行
      4. 6.4.4 初始化序列
    5. 6.5 编程
      1. 6.5.1 寄存器写入
      2. 6.5.2 寄存器读取
      3. 6.5.3 多个器件：SPI 配置的菊花链拓扑
        1. 6.5.3.1 菊花链中的寄存器写入
        2. 6.5.3.2 菊花链中的寄存器读取
  8. 7 寄存器映射
    1. 7.1 寄存器组 0
    2. 7.2 寄存器组 1
    3. 7.3 寄存器组 2
  9. 8 应用和实施
    1. 8.1 应用信息
    2. 8.2 典型应用
      1. 8.2.1 ≤20kHz 的输入信号带宽的数据采集 (DAQ) 电路
        1. 8.2.1.1 设计要求
        2. 8.2.1.2 详细设计过程
        3. 8.2.1.3 应用曲线
      2. 8.2.2 ≤100kHz 的输入信号带宽的数据采集 (DAQ) 电路
        1. 8.2.2.1 设计要求
        2. 8.2.2.2 应用曲线
      3. 8.2.3 ≤1MHz 的输入信号带宽的数据采集 (DAQ) 电路
        1. 8.2.3.1 设计要求
        2. 8.2.3.2 应用曲线
    3. 8.3 电源相关建议
    4. 8.4 布局
      1. 8.4.1 布局指南
      2. 8.4.2 布局示例
  10. 9 器件和文档支持
    1. 9.1 文档支持
      1. 9.1.1 相关文档
    2. 9.2 接收文档更新通知
    3. 9.3 支持资源
    4. 9.4 商标
    5. 9.5 静电放电警告
    6. 9.6 术语表
  11. 10修订历史记录
  12. 11机械、封装和可订购信息
    1. 11.1 机械数据

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.3.8 数据接口

ADS912x 具备高速串行 LVDS 数据接口，在单数据速率 (SDR) 和双数据速率 (DDR) 模式下，输出数据帧宽度可设为 20 位或 24 位。

在写入其他寄存器字段之前，请先配置 INIT_1 寄存器字段，如表 6-6 和表 6-7 中所述。

表 6-6 ADS9127 输出数据接口的寄存器映射设置
数据帧宽度（位） 数据速率 INIT_1
0x04[3:0]		 DATA_LANES
0x12[2:0]		 DATA_RATE
0xC1[8]		 CLK1
0xC0[12]		 CLK2
0xC1[0]		 CLK3
0xC5[9]		 CLK4
0xC5[3:2]		 CLK5
0xFB[1]		 CLK6
0x1C[7:6]
20 SDR 0x000B 0 1 0 1 0 3 0 3
20 DDR 0x000B 0 0 0 1 0 3 0 3
24 SDR 0x0000 2 1 0 0 0 0 0 0
24 DDR 0x0000 2 0 0 0 0 0 0 0
表 6-7 ADS9129 和 ADS9128 输出数据接口的寄存器映射设置
数据帧宽度（位） 数据速率 INIT_1
0x04[3:0]		 DATA_LANES
0x12[2:0]		 DATA_RATE
0xC1[8]		 CLK1
0xC0[12]		 CLK2
0xC1[0]		 CLK3
0xC5[9]		 CLK4
0xC5[3:2]		 CLK5
0xFB[1]		 CLK6
0x1C[7:6]
20 SDR — 不支持
20 DDR — 不支持
24 SDR — 2 1 0 0 0 0 0 0
24 DDR — 2 0 0 0 0 0 0 0

ADS912x 会生成数据时钟 DCLK，该时钟是 ADC 采样时钟 SMPL_CLK 的倍数。数据时钟频率取决于数据帧宽度和数据速率。数据帧宽度为 20 或 24 位，数据速率为 SDR 或 DDR。以下公式用于计算 DCLK 速度。表 6-8 列出了输出数据时钟频率的可能值。

方程式 4. D C L K   s p e e d =   D a t a   F r a m e   W i d t h   ( 24   b i t   o r   20   b i t ) D a t a   R a t e ( S D R = 1 ,   D D R = 2 )   × S M P L _ C L K
表 6-8 数据时钟 (DCLK) 速度
数据帧宽度（位） 数据速率
（1 = SDR、2 = DDR）		 SMPL_CLK 倍频器 DCLK (SMPL_CLK = 5MHz) DCLK (SMPL_CLK = 10MHz) DCLK (SMPL_CLK = 20MHz)
24 1 24 120MHz — —
2 12 60MHz 120MHz 240MHz
20 1 20 100MHz —(1) —(1)
2 10 50MHz —(1) —(1)
(1) ADS9129 或 ADS9128 不支持 20 位数据帧宽度。