ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP
PRODUCTION DATA
提供两个 LVDS 时钟输出以简化系统时钟架构。图 6-3中显示了这些器件。第一个 LVDS 时钟输出是 PLLREFO±。PLLREFO± 直接从由 PLLREF_SE 确定的、已选择的基准时钟输入 (CLK± 或 SE_CLK) 重复 PLL 基准时钟。PLLREFO± 输出在 C-PLL 被启用时，被自动启用，但是可通过将 PLLREFO_EN设置为 0，将其禁用。该输出仅在 PLL_EN 引脚设置为高电平且 PD 设置为低电平时可用。将 PD 设置为高电平会禁用此输出；因此，如果系统运行需要 PLLREFO±，则不应使用 PD。PLLREFO± 的示例用例包括驱动 FPGA 或 ASIC 的数字内核结构，或者它可以菊链式连接附加器件的 CLK± 输入引脚，以便为第二个器件提供 PLL 基准时钟。PLLREFO± 输出可按系统要求以菊花链形式连接至多个器件的 CLK± 输入ADC12QJ1600-SP。请注意，SYSREF 必须由单独的时钟源（时钟芯片、FPGA、ASIC 等）提供，并且必须满足每个器件相对于基准时钟输入的设置和保持时间，以便实现确定性延迟和同步。
第二个 LVDS 时钟输出为 TRIGOUT±。该输出可以来自 TMSTP± 输入（作为时间戳或触发器输出），也可以来自 JESD204C 串行器/解串器 PLL (S-PLL)。该时钟输出在器件启动时不可用，必须通过 SPI 接口启用。S-PLL 可由 RX_DIV 分频器进行分频，并从 TRIGOUT± 引脚输出，作为 FPGA 或 ASIC 收发器块的基准时钟。启用 TRIGOUT± 输出并通过 TRIGOUT_CTRL 寄存器设置 TRIGOUT± 工作模式（包括 RX_DIV 分频器）。当 S-PLL 被选为 TRIGOUT± 源时，TRIGOUT± 时钟输出频率可通过等式 6计算得出。
其中