ZHCSPP4B June 2022 – February 2025 ADC12QJ1600-SP
PRODUCTION DATA
低功耗后台校准（LPBG）模式可降低启用额外 ADC 内核的功耗开销，同时仍允许对 ADC 内核进行后台校准，以在工作条件发生变化时保持理想性能。LPBG 校准会修改后台校准过程，将备用 ADC 内核断电直至其准备好进行校准。设置 LP_EN = 1 以启用低功耗后台校准功能。ADC 内核的校准和交换可以由器件自动控制，也可以通过适当地设置 LP_TRIG 由系统手动控制。手动控制（LP_TRIG=1）允许系统触发校准以便限制所出现的校准周期数，从而避免不必要的内核交换或将功耗保持在最低水平。例如，用户可以决定仅在系统温度变化某个固定温度时运行校准。如果不需要手动控制，则可以启用自动校准控制 (LP_TRIG=0)，以固定的时间间隔进行校准。
在自动校准模式 (LP_TRIG=0) 下，备用 ADC 内核睡眠时间可通过 LP_SLEEP_DLY 寄存器设置进行控制。LP_SLEEP_DLY 用于调整 ADC 唤醒以进行校准之前处于睡眠状态的时间（当 LP_EN=1 且 LP_TRIG = 0 时）。LP_WAKE_DLY 设置在校准开始之前被唤醒后允许内核稳定的时间。在自动校准控制模式下，校准完成后，新校准的内核会立即换成有源内核，新的备用内核在唤醒和校准之前在睡眠期间断电。
为了使用校准触发器（CAL_SOFT_TRIG 或 CALTRIG）触发校准和内核交换，可以将 LP_TRIG 设置为高电平来启用手动校准控制。启用手动控制 (LP_TRIG=1) 时，备用 ADC 在校准触发器为高电平时保持在睡眠模式。将校准触发器设置为低电平，然后唤醒备用 ADC 内核，并在等待指定的唤醒延迟 (LP_WAKE_DLY) 后启动校准例程。校准完成并且校准触发器再次设置为高电平后，备用 ADC 内核将交换为有源内核。如果校准触发器保持低电平，则备用 ADC 内核会校准并加电，直到校准触发器变为高电平，从而消耗功率。ADC12QJ1600-SP可以通过设置 CALSTAT 引脚以输出 CAL_STOPPED 信号 (CAL_STATUS_SEL = 1) 来报告备用 ADC 何时在 CALSTAT 输出引脚上完成校准。为了实现最低功耗，在校准完成之前将校准触发器设置为高电平，以便在校准完成后立即让备用 ADC 交换到有效 ADC 内核。否则，可以通过在所需时间将校准触发器设置为高电平来手动计时 ADC 内核交换，从而更大限度地减少交换过程引起的潜在干扰对系统的影响。
在 LPBG 模式下，ADC 内核校准期间的功耗会增加。备用 ADC 保持睡眠的时间越长，平均功耗就越低；但是，睡眠周期中运行条件的巨大变化可能会由于有效 ADC 内核的未优化校准数据而导致 ADC 性能下降。当备用 ADC 内核校准时，功耗大致在前台校准中的功耗与校准备用 ADC 时后台校准中的功耗之间交替。设计电源网络来控制此模式的瞬态电源要求，包括任何电源滤波网络后的大容量电容，以帮助在电源瞬态期间调节电源电压。