器件和 JESD204 接口需要特定的启动和对齐序列。在以下步骤中列出了该序列的一般顺序。
- 将 PLL_EN 连接至高电平以启用 PLL，或连接至低电平以禁用 PLL。将 PLLREF_SE 连接至高电平以使用 SE_CLK 时钟输入（仅在 PLL_EN 为高电平时有效）或连接至低电平以使用 CLK± 时钟输入。配置 CLKCFG0 和 CLKCFG1 引脚，以从 ORC 和 ORD 输出中提供所需的时钟（如果使用）。
- 给器件上电，并等待电压处于所建议的电源电压范围内。当系统运行需要 PLLREFO，ORC 或 ORD 时钟输出时（如果使用），PD 引脚必须在上电期间和所有其他时间都保持低电平。
- 根据 PLLREF_SE 输入的状态，以所需频率向 CLK± 或 SE_CLK 施加稳定的时钟信号。
- 使用 SOFT_RESET重置器件。
- 在返回 1 之前，通过读取 INIT_DONE 来验证器件初始化已完成。
- 如果 PLL 被启用（PLL_EN 被设定为高电平），对 C-PLL 进行编程。如果 C-PLL 被禁用（PLL_EN 被设定为低电平），请跳至步骤 7。
- 将 CPLL_RESET 编程为 1 以复位 C-PLL。
- 将 VCO_BIAS 编程为 0x4A，以设置 C-PLL VCO 的偏置。
- 对 PLL_P_DIV、PLL_V_DIV 和 PLL_N_DIV进行编程以设置 C-PLL 分频器（请参阅转换器 PLL (C-PLL）以生成采样时钟）。
- 将 VCO_CAL_EN编程为 1 以启用 VCO 修整校准或手动将 VCO 修整写入 VCO_FREQ_TRIM（并将 VCO_CAL_EN 设置为 0）。如果手动加载 VCO_FREQ_TRIM，请跳至步骤 6.e。
- 将 CPLL_RESET 编程为 0 以启动 VCO 校准并启用 C-PLL
- 对 JESD_EN = 0 进行编程，以停止 JESD204C 状态机并允许更改设置。
- 对 CAL_EN = 0 进行编程以停止校准状态机并允许更改设置。
- 根据低功耗模式和高性能模式部分，如有需要，对低功耗工作模式进行编程。
- 对所需的 JMODE 进行编程。
- 对所需的 KM1 值进行编程。KM1 = K–1。仅当选择使用 8B 或 10B 编码的 JMODE 时，才使用 KM1。
- 根据需要对 SYNC_SEL 进行编程。选择 SYNCSE 单端输入或 TMSTP± 差分输入。
- 根据需要配置器件校准设置（请参阅 CAL_CFG0 和 CAL_CFG1 寄存器）。根据需要选择前台或后台校准模式和偏移校准。
- 启用 TRIGOUT± 时钟输出并根据需要通过 TRIGOUT_CTRL 寄存器配置 TRIGOUT 输出模式。
- 如果使用 C-PLL（PLL_EN 为高电平），请验证 VCO 校准是否已完成（读取 VCO_CAL_DONE），以及 C-PLL 是否锁定到基准时钟（读取 CPLL_LOCKED），然后再继续。
- 对 CAL_EN = 1 进行编程以启用校准状态机。
- 通过 OVR_EN 启用超范围，并根据需要调整设置。
- 对 JESD_EN = 1 进行编程，以重新启动 JESD204C 状态机并允许重新启动链接。
- 通过将 CAL_SOFT_TRIG 设置为 0，然后将其设置为 1 来触发前台校准（如果启用）。或者，可以通过将 CAL_TRIG_EN 设置为 1，然后将 CALTRIG 引脚切换为低电平，再切换为高电平来选择使用 CALTRIG 引脚。CALSTAT 引脚和 FG_DONE 寄存器位会变为高电平，以指示校准已完成。
- 对于使用 8B/10B 编码的 JMODE，JESD204C 接口现在会响应来自接收器的应用 SYNC 信号（64B/66B 不使用 SYNC）。
- 当 JESD204C 接收器完成初始化序列（CGS 和 ILAS 在 8B/10B 模式下完成或锁定到 64B/66B 模式下的同步标头）且 CALSTAT 引脚为高电平（如果 CAL_STATUS_SEL = 0）或 FG_DONE 设置为 1 以指示校准已完成时，数据有效。