ZHCU760 March   2023

 

  1.   说明
  2.   资源
  3.   特性
  4.   应用
  5.   5
  6. 1系统说明
    1. 1.1 关键系统规格
  7. 2系统概述
    1. 2.1 设计方框图
    2. 2.2 重点产品
      1. 2.2.1 LMK04832-SP
      2. 2.2.2 LMX2615-SP
      3. 2.2.3 CDCLVP111-SP
      4. 2.2.4 ADC12DJ3200QML-SP
    3. 2.3 设计步骤
      1. 2.3.1 多种 JESD204B 同步要求
      2. 2.3.2 时钟树设计
        1. 2.3.2.1 时钟频率规划
        2. 2.3.2.2 时钟树元件
          1. 2.3.2.2.1 时钟基准
          2. 2.3.2.2.2 时钟基准缓冲器
          3. 2.3.2.2.3 时钟分配
          4. 2.3.2.2.4 频率合成
        3. 2.3.2.3 相位延迟调整选项
        4. 2.3.2.4 相位噪声优化
        5. 2.3.2.5 单粒子效应 (SEE) 注意事项
        6. 2.3.2.6 扩展 MIMO 系统的时钟树
      3. 2.3.3 电源管理
        1. 2.3.3.1 电源设计注意事项
        2. 2.3.3.2 耐辐射（防辐射）电源树
          1. 2.3.3.2.1 耐辐射 (RHA) 负载开关
          2. 2.3.3.2.2 耐辐射 (RHA) 直流/直流降压转换器
          3. 2.3.3.2.3 耐辐射 (RHA) 低压降 (LDO) 稳压器
            1. 2.3.3.2.3.1 3.3V 线性稳压器
            2. 2.3.3.2.3.2 4.5V 线性稳压器
        3. 2.3.3.3 过流检测电路
  8. 3硬件和软件入门
    1. 3.1 硬件配置
      1. 3.1.1 时钟板设置
        1. 3.1.1.1 电源
        2. 3.1.1.2 输入基准信号
        3. 3.1.1.3 输入同步信号
        4. 3.1.1.4 输出信号
        5. 3.1.1.5 编程接口
        6. 3.1.1.6 FMC+ 适配器板设置
        7. 3.1.1.7 ADC12DJ3200 EVM 设置
        8. 3.1.1.8 TSW14J57EVM 设置
        9. 3.1.1.9 多通道同步设置
    2. 3.2 软件
      1. 3.2.1 所需软件
      2. 3.2.2 时钟板编程序列
      3. 3.2.3 ADC12DJ3200CVAL EVM 编程序列
      4. 3.2.4 TSW14J57EVM 评估编程序列
  9. 4测试和结果
    1. 4.1 测试设置
    2. 4.2 结果
      1. 4.2.1 相位噪声测量结果
      2. 4.2.2 多通道时钟相位对齐
      3. 4.2.3 信号链性能
      4. 4.2.4 通道间偏斜测量
    3. 4.3 总结与结论
  10. 5设计和文档支持
    1. 5.1 设计支持
      1. 5.1.1 原理图
      2. 5.1.2 物料清单
    2. 5.2 文档支持
    3. 5.3 支持资源
    4. 5.4 商标
  11. 6关于作者
    1. 6.1 鸣谢

2.3.2.1 时钟频率规划

该电路板上符合 JESD204B 标准的时钟输出将提供给 ADC12DJ3200QML-SP。由于 ADC 的 SNR 直接受时钟抖动的影响，因此使用 ADC 来分析时钟板的性能。ADC12DJ3200QML-SP 的时钟频率最高可达 3.2GHz。LMK04832-SP 配置为单 PLL 模式(PLL2)，可生成 SYSREF_REQ 和 SYNC 信号并提供给 LMX2615-SP 器件。此参考设计中的 LMK04832-SP 还用于通过 FMC+ 适配器板为 TSW14J57采集卡提供 FPGA 参考时钟、内核时钟和 SYSREF。时钟基准和内核时钟频率均为 160MHz，SYSREF 频率为 20MHz。适配器板还提供数据转换器 EVM 和采集卡之间的接口，同时还将 ADC 数据通道连接到 FPGA。

ADC12DJ3200EVMCVAL 在双通道模式 (JMODE3) 下运行，该模式下仅提供一个通道的输入，并捕捉来自相应 ADC 内核的输出。LMK61E2 通过 CDCLVP111-SP 向 LMX2615-SP 射频 PLL 时钟合成器器件提供 100MHz 的输入基准频率。相位检测器频率也更改为 100MHz。ADC 输入端提供了多种输入信号用于 SNR 测量，结果如节 4“测试和结果”中所示。

表 2-1 环路滤波器配置
时钟基准LMK04832-SP 时钟 PLL2 模式LMX2615-SP PLL 合成器ADC 时钟FPGA 时钟
已选择时钟基准列出时钟输入/输出时钟输入和时钟输出时钟输入/输出时钟输入/输出
其他选项：
  1. VCXO
  2. 可编程振荡器 (LMK6E12) – 100MHz
  3. 外部基准
输入 REF (OSCin) – 100MHz

输出时钟：

CLKout1 – LMX2615-1 SYSREF_REQ1 (20MHz)

CLKout3 – LMX2615-2 SYSREF_REQ2 (20MHz)

CLKout4 – FPGA2 REFCLK

CLKout5 – LMX2615-1 SYNC1

CLKout6 – FPGA2 CORECLK

CLKout7 – FPGA2 SYSREF

CLKout8 – FPGA1 CORECLK

CLKout9 – FPGA1 SYSREF

CLKout10 – FPGA1 REFCLK

CLKout11 – LMX2615-2 SYNC2

LMX2615-1：

输入 REF (OSCin) – 100MHz

SYNC - SYNC1

SYSREFREQ - SYSREF_REQ1

输出时钟：

RFoutA1 – ADC1 CLK

RFoutB1 – ADC1 SYSREF

LMX2615-2：

输入 REF (OSCin) – 100MHz

SYNC – SYNC2

SYSREFREQ – SYSREF_REQ2

输出时钟：

RFoutA2 – ADC2 CLK

RFoutB2 – ADC2 SYSREF

采样时钟：3.2GHz

SYSREF – 20MHz

FPGA REFCLK – 160MHz

FPGA CORECLK – 160MHz

FPGA SYSREF – 20MHz