ZHCACS1 june   2023 DRA829J , DRA829V , TDA4VM

 

  1.   1
  2.   摘要
  3.   商标
  4. 1 TDA4VM 上不同类型的存储器
  5. 2存储器概述和预期用途
    1. 2.1 PSROM
      1. 2.1.1 典型使用案例
    2. 2.2 PSRAM
      1. 2.2.1 典型使用案例
    3. 2.3 MSMC RAM
      1. 2.3.1 典型使用案例
      2. 2.3.2 相关链接
    4. 2.4 MSRAM
      1. 2.4.1 典型使用案例
    5. 2.5 ARM Cortex A72 子系统
      1. 2.5.1 L1/L2 高速缓存内存
      2. 2.5.2 L3 存储器
      3. 2.5.3 相关链接
    6. 2.6 ARM Cortex R5F 子系统
      1. 2.6.1 L1 存储器系统
      2. 2.6.2 高速缓存
      3. 2.6.3 紧耦合存储器 (TCM)
      4. 2.6.4 典型用例
      5. 2.6.5 相关链接
    7. 2.7 TI 的 C6x 子系统
      1. 2.7.1 存储器布局
      2. 2.7.2 相关链接
    8. 2.8 TI 的 C7x 子系统
      1. 2.8.1 存储器布局
      2. 2.8.2 相关链接
    9. 2.9 DDR 子系统
      1. 2.9.1 相关链接
  6. 3性能数据
    1. 3.1 SDK 数据表
    2. 3.2 存储器访问延迟
  7. 4使用不同存储器时的软件注意事项
    1. 4.1 如何修改 RTOS 固件的存储器映射
    2. 4.2 RTOS 内核和 HLOS 之间的 DDR 共享
    3. 4.3 引导加载程序使用的 MCU 片上 RAM
    4. 4.4 MSMC RAM 默认 SDK 使用情况
      1. 4.4.1 MSMC RAM 保留的段
      2. 4.4.2 MSMC RAM 配置为高速缓存和 SRAM
    5. 4.5 从 MCU R5F 中使用 ATCM
    6. 4.6 使用 DDR 从 R5F 执行代码
  8. 5总结

2.8.1 存储器布局

  • 1 级 (L1)：
    • 具有 32KB L1P 存储器、所有高速缓存的 L1 程序存储器控制器 (PMC)（不支持 L1P SRAM）
    • 具有 48KB L1D 存储器的 L1 数据存储器控制器 (DMC)，可配置为高速缓存和/或 SRAM。例如，对于 TDA4VM，32KB 是高速缓存，剩余的 16KB 将是用于查找表实现的 SRAM。
  • 2 级 (L2)：
    • 具有 512KB L2 存储器的 L2 统一存储器控制器 (UMC)，可配置为高速缓存和/或 SRAM
    • 在 SDK 中，默认情况下，它配置为 64KB 高速缓存和 448KB SRAM。
  • L1D 高速缓存、SE、L2 SRAM、MSMC SRAM 和 DDR 之间完全一致
  • MSMC 存储器可分配给 C71x 以提高性能。SDK 默认为为 C71x 分配最大可用 MSMC SRAM。

GUID-20230519-SS0I-KXHD-PZWX-BSQHDHT4RTS5-low.svg图 2-5 C71SS 概述