1 簡介

具備整合式點對點序列通訊或類比前端 (AFE) 的進階處理器和晶片系統 (SoC) 需要具備低輸出電壓漣波的電源供應器，以維持訊號完整性並提升性能。處理器負載點 (POL) 電源的輸出電壓漣波需求可低於 2-mV (約為一般設計漣波的十分之一)，對同步降壓轉換器造成設計上的沈重限制。由於處理器的輸出電流要求超出線性後穩壓器的能力，因此採用第二級濾波器、較高切換頻率和額外輸出電容將可大幅減少 POL 的漣波。同步降壓轉換器可搭配多種不同控制架構使用，每種架構都有其獨特方法，確保進行低漣波電壓設計時的穩定性。本文將比較三種不同控制架構：外部補償電壓模式、固定開啟時間與可選補償電流模式，以達到 1-mV 輸出電壓漣波與使用相同電氣規格的測試資料，並比較輸出電壓漣波、解決方案大小、負載暫態與效率。