ZHCSPM5 December   2023 TAC5242

ADVANCE INFORMATION  

  1.   1
  2. 1 特性
  3. 2 应用
  4. 3 说明
  5. 4 器件比较表
  6. 5 引脚配置和功能
  7. 6 规格
    1. 6.1 绝对最大额定值
    2. 6.2 ESD 等级
    3. 6.3 建议运行条件
    4. 6.4 热性能信息
    5. 6.5 电气特性
    6. 6.6 时序要求：TDM、I2S 或 LJ 接口
    7. 6.7 开关特性：TDM、I2S 或 LJ 接口
  8. 7 参数测量信息
  9. 8 详细说明
    1. 8.1 概述
    2. 8.2 功能方框图
    3. 8.3 特性说明
      1. 8.3.1 硬件控制
      2. 8.3.2 音频串行接口
        1. 8.3.2.1 时分多路复用 (TDM) 音频接口
        2. 8.3.2.2 IC 间音频 (I2S) 接口
      3. 8.3.3 锁相环 (PLL) 和时钟生成
      4. 8.3.4 模拟输入输出配置
      5. 8.3.5 基准电压
      6. 8.3.6 ADC 信号链
        1. 8.3.6.1 数字高通滤波器
        2. 8.3.6.2 可配置数字抽取滤波器
          1. 8.3.6.2.1 线性相位滤波器
            1. 8.3.6.2.1.1 采样速率：16kHz 或 14.7kHz
            2. 8.3.6.2.1.2 采样速率：24kHz 或 22.05kHz
            3. 8.3.6.2.1.3 采样速率：32kHz 或 29.4kHz
            4. 8.3.6.2.1.4 采样速率：48kHz 或 44.1kHz
            5. 8.3.6.2.1.5 采样速率：96kHz 或 88.2kHz
      7. 8.3.7 DAC 信号链
        1. 8.3.7.1 可配置数字内插滤波器
          1. 8.3.7.1.1 线性相位滤波器
            1. 8.3.7.1.1.1 采样速率：16kHz 或 14.7kHz
            2. 8.3.7.1.1.2 采样速率：24kHz 或 22.05kHz
            3. 8.3.7.1.1.3 采样速率：32kHz 或 29.4kHz
            4. 8.3.7.1.1.4 采样速率：48kHz 或 44.1kHz
            5. 8.3.7.1.1.5 采样速率：96kHz 或 88.2kHz
            6. 8.3.7.1.1.6 采样速率：384kHz 或 352.8kHz
    4. 8.4 器件功能模式
      1. 8.4.1 工作模式
  10. 9 应用和实施
    1. 9.1 应用信息
    2. 9.2 典型应用
      1. 9.2.1 应用
      2. 9.2.2 设计要求
      3. 9.2.3 详细设计过程
  11. 10电源相关建议
  12. 11器件和文档支持
    1. 11.1 文档支持
      1. 11.1.1 相关文档
    2. 11.2 接收文档更新通知
    3. 11.3 支持资源
    4. 11.4 商标
    5. 11.5 静电放电警告
    6. 11.6 术语表
  13. 12修订历史记录
  14. 13机械、封装和可订购信息

封装选项

机械数据 (封装 | 引脚)
散热焊盘机械数据 (封装 | 引脚)
订购信息

6.7 开关特性：TDM、I2S 或 LJ 接口

TA = 25°C、IOVDD = 3.3V 或 1.8V 且所有输出端均具有 20pF 负载（除非另有说明）；时序图详见 TBD
参数 测试条件 最小值 典型值 最大值 单位
td(SDOUT-BCLK) BCLK 到 SDOUT 延迟 BCLK 的 50% 至 SDOUT 的 50%，IOVDD = 1.8V 18 ns
BCLK 的 50% 至 SDOUT 的 50%，IOVDD = 3.3V 14
td(SDOUT-FSYNC) TDM 或 LJ 模式下的 FSYNC 到 SDOUT 延迟（对于 TX_OFFSET = 0 的 MSB 数据） FSYNC 的 50% 至 SDOUT 的 50%，IOVDD = 1.8V 18 ns
FSYNC 的 50% 至 SDOUT 的 50%，IOVDD = 3.3V 14
f(BCLK) BCLK 输出时钟频率；主模式 (1) 24.576 MHz
tH(BCLK) BCLK 高电平脉冲持续时间；主模式 IOVDD = 1.8V 14 ns
IOVDD = 3.3V 14
tL(BCLK) BCLK 低电平脉冲持续时间；主模式 IOVDD = 1.8V 14 ns
IOVDD = 3.3V 14
td(FSYNC) BCLK 至 FSYNC 延迟；主模式 BCLK 的 50% 至 FSYNC 的 50%，IOVDD = 1.8V 18 ns
BCLK 的 50% 至 FSYNC 的 50%，IOVDD = 3.3V 14
tr(BCLK) BCLK 上升时间；主模式 10% - 90% 上升时间，IOVDD = 1.8V 10 ns
10% - 90% 上升时间，IOVDD = 3.3V 10
tf(BCLK) BCLK 下降时间；主模式 90% - 10% 下降时间，IOVDD = 1.8V 8 ns
90% - 10% 下降时间，IOVDD = 3.3V 8
(1) 如果 SDOUT 数据线锁存在与器件用于传输 SDOUT 数据的边沿相反的 BCLK 边沿极性上，则 BCLK 输出时钟频率必须低于 18.5MHz（以满足时序规格）。