SN74LVC2G53
- 采用德州仪器 (TI) 的
NanoFree™封装 - 1.65V 至 5.5V VCC运行
- 高开关输出电压比
- 高度线性
- 高速，典型值为 0.5ns（在 VCC = 3V、
CL = 50pF 时） - 低导通电阻，典型值为 6.5Ω
（在 VCC = 4.5V 时） - 锁断性能超过 100mA，符合
JESD 78 II 类规范的要求
该单通道 2:1 模拟多路复用器/多路解复用器适用于 1.65V 至 5.5V VCC运行环境。
SN74LVC2G53 器件可处理模拟信号和数字信号。该器件允许在任意方向传输振幅高达 5.5V（峰值）的信号。
NanoFree 封装技术是 IC 封装概念的一项重大突破，它将硅晶片用作封装。
应用 包括信号门控、斩波、调制或解调（调制解调器）以及适用于模数和数模转换系统的信号多路复用。
技术文档
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| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
|---|---|---|---|---|---|---|
| * | 数据表 | SN74LVC2G53 单极双投 (SPDT) 模拟开关 2:1 模拟多路复用器/多路解复用器 数据表 (Rev. Q) | PDF | HTML | 英语版 (Rev.Q) | PDF | HTML | 2019-1-24 |
| 应用手册 | 选择正确的德州仪器 (TI) 信号开关 (Rev. E) | PDF | HTML | 英语版 (Rev.E) | PDF | HTML | 2022-8-5 | |
| 应用手册 | 多路复用器和信号开关词汇表 (Rev. B) | 英语版 (Rev.B) | PDF | HTML | 2022-3-11 | ||
| 更多文献资料 | SN74LVC1G3157 and SNS74LVC2G53 SPDT Analog Switches | 2003-6-12 |
设计与开发
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评估板
DIP-ADAPTER-EVM — DIP 适配器评估模块
借助 DIP-Adapter-EVM 加快运算放大器的原型设计和测试，该 EVM 有助于快速轻松地连接小型表面贴装 IC 并且价格低廉。您可以使用随附的 Samtec 端子板连接任何受支持的运算放大器，或者将这些端子板直接连接至现有电路。
DIP-Adapter-EVM 套件支持六种常用的业界通用封装，包括：
- D 和 U (SOIC-8)
- PW (TSSOP-8)
- DGK（MSOP-8、VSSOP-8）
- DBV（SOT23-6、SOT23-5 和 SOT23-3）
- DCK（SC70-6 和 SC70-5）
- DRL (SOT563-6)
评估板
TL16C750EEVM — TL16C750E 128 字节 FIFO 分数波特率 UART 评估模块
借助此 EVM，用户能够评估 TL16C750E 器件及其特性。该 EVM 包括一个板载 3.3V LDO，还能对在更高电压轨上运行的处理器进行电平转换。
用户指南:
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接口适配器
LEADED-ADAPTER1 — 表面贴装转 DIP 接头适配器，用于快速测试 TI 的 5、8、10、16 和 24 引脚引线式封装。
EVM-LEADED1 电路板可用于对 TI 的常见引线式封装进行快速测试和电路板试验。 该电路板具有足够的空间，可将 TI 的 D、DBQ、DCT、DCU、DDF、DGS、DGV 和 PW 表面贴装封装转换为 100mil DIP 接头。
用户指南:
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接口适配器
LEADLESS-ADAPTER1 — 表面贴装转 DIP 接头适配器，用于测试 TI 的 6、8、10、12、14、16 和 20 引脚无引线封装
EVM-LEADLESS1 板可用于对 TI 的常见无引线封装进行快速测试和电路板试验。 该评估板有足够的空间，可将 TI 的 DRC、DTP、DQE、RBW、RGY、RSE、RSV、RSW RTE、RTJ、RUK、RUC、RUG、RUM、RUT 和 YZP 表面贴装封装转为 100mil DIP 接头。
用户指南:
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参考设计
TIDA-010122 — 同步多通道射频系统数据转换器 DDC 和 NCO 特性的参考设计
由于 5G 的兴起，大规模多输入多输出 (mMIMO)、相控阵雷达和通信有效载荷等应用需要进行相应的调整，由此带来了同步设计挑战，该参考设计可解决这些挑战。典型射频前端包括模拟域中的天线、低噪声放大器 (LNA)、混频器、本机振荡器 (LO)，以及数字域中的模数转换器、数字控制振荡器 (NCO) 和数字下变频器 (DDC)。要实现总体系统同步，这些数字块需要与系统时钟进行同步。该参考设计使用 ADC12DJ3200 数据转换器，通过将片上 NCO 与 SYNC~ 进行同步获得确定性延迟，以此在多个接收器上实现小于 5ps 的通道间偏移，并使用无噪声孔径延迟调节（tAD (...)
参考设计
TIDA-010128 — 适用于 12 位数字转换器的可扩展 20.8GSPS 参考设计
此参考设计介绍采用时序交错配置射频采样模数转换器 (ADC) 的 20.8GSPS 采样系统。时序交错法是一种经实践检验可提高采样率的传统方法，然而，匹配个别 ADC 失调电压、增益和采样时间不匹配是实现性能的关键。随着采样时钟频率的增加，交错复杂性也随之增加。ADC 之间的相位匹配是实现更出色的 SFDR 和 ENOB 的关键规格之一。本参考设计通过采用简化 20.8GSPS 交错实施的 19fs 精确相位控制措施，在 ADC12DJ5200RF 上应用了无噪声孔径延迟调节功能。本参考设计基于符合 12 位系统性能要求的 LMK04828 和 LMX2594，采用了板载低噪声 (...)
参考设计
TIDA-010131 — 适用于雷达和无线 5G 测试仪的多通道射频收发器时钟参考设计
相控阵雷达、无线通信测试仪和电子战等高速终端设备的模拟前端需要同步的多收发器信号链。每个收发器信号链都包括高速模数转换器 (ADC)、数模转换器 (DAC) 和时钟子系统。时钟子系统提供具有精确延迟调整的低噪声采样时钟，以实现极低的通道间偏移和出色的系统性能，如信噪比 (SNR)、无杂散动态范围 (SFDR)、IMD3 和有效位数 (ENOB) 等。此参考设计通过 AFE7444 EVM 展示了多通道 JESD204B 时钟生成和系统性能。通过高达 2.6GHz 射频的 6GSPS/3GSPS DAC/ADC 时钟实现的优于 10ps 的通道间偏移，并且 SNR 和 SFDR 等系统性能与 (...)
参考设计
TIDA-01022 — 适用于 DSO、雷达和 5G 无线测试系统的灵活 3.2GSPS 多通道 AFE 参考设计
此高速多通道数据采集参考设计可实现最佳系统性能。系统设计人员需要考虑关键的设计参数，如高速多通道时钟生成功能的时钟抖动和偏斜，这会影响整个系统的 SNR、SFDR、通道间偏斜和确定性延迟。此参考设计演示了多通道 AFE 和时钟解决方案，采用具有 JESD204B 的高速数据转换器、高速放大器、高性能时钟和低噪声电源解决方案，可实现最佳系统性能
参考设计
TIDA-01023 — 适用于雷达和 5G 无线测试仪的高通道数 JESD204B 时钟生成参考设计
高速多通道应用需要低噪声、可扩展且可进行精确通道间偏移调节的时钟解决方案，以实现最佳系统 SNR、SFDR 和 ENOB。该参考设计使用一个主时钟器件和多个从时钟器件，支持高通道数 JESD204B 同步时钟。该设计采用 TI 的 LMK04828 时钟抖动清除器和带有集成式 VCO 的 LMX2594 宽带 PLL，可提供多通道 JESD204B 时钟，能够实现低于 10ps 的时钟间偏移。此设计在 3GSPS 环境中经过 TI ADC12DJ3200 EVM 的检测，具有更好的 SNR 性能，通道间偏移低于 (...)
参考设计
TIDA-01024 — 适用于雷达和 5G 无线测试仪的高通道数 JESD204B 菊花链时钟参考设计
高速多通道应用需要低噪声、可扩展且可进行精确通道间偏移调节的时钟解决方案，以实现最佳系统 SNR、SFDR 和 ENOB。该参考设计支持在菊花链配置中增加 JESD204B 同步时钟。该设计采用 TI 的 LMK04828 时钟抖动清除器和带有集成式 VCO 的 LMX2594 宽带 PLL，可提供多通道 JESD204B 时钟，能够实现低于 10ps 的时钟间偏移。此设计在 3GSPS 环境中经过 TI ADC12DJ3200 EVM 的检测，具有更好的 SNR 性能，通道间偏移低于 (...)
参考设计
TIDA-01027 — 可最大限度提升 12.8GSPS 数据采集系统性能的低噪声电源参考设计
此参考设计展示了用于能超过 12.8GSPS 的超高速数据采集 (DAQ) 系统的高效率、低噪声五轨电源设计。该电源直流/直流转换器进行了频率同步和相移，从而最大限度降低输入电流纹波并控制频率内容。使用高性能的 HotRod™ 封装技术可将任何潜在的辐射电磁干扰 (EMI) 降至最低。
参考设计
TIDA-01028 — 适用于高速示波器和宽带数字转换器的 12.8GSPS 模拟前端参考设计
此参考设计提供了一个可实现 12.8GSPS 采样率的交错射频采样模数转换器 (ADC) 的实用示例。这一方案可通过时序交错两个射频采样 ADC 来完成。交错处理需要在 ADC 之间进行相移，此参考设计通过 ADC12DJ3200 的无噪声孔径延迟调节（tAD 调节）功能来实现这一点。此功能还可用于最大限度地减少交错 ADC 常见的失配问题，从而尽可能提升 SNR、ENOB 和 SFDR 性能。此参考设计还采用了一套支持 JESD204B 的低相位噪声时钟树。其采用 LMX2594 宽带 PLL 和 LMK04828 合成器以及抖动清除器。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| VSSOP (DCU) | 8 | Ultra Librarian |
| SSOP (DCT) | 8 | Ultra Librarian |
| DSBGA (YZP) | 8 | Ultra Librarian |
订购和质量
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