LMX1906-SP
Radiation-hardened, QML-P, 15GHz buffer, multiplier and divider with SYSREF and FPGA clock
数据表
LMX1906-SP
- SMD #5962-23202
- 电离辐射总剂量 100krad（无 ELDRS）
- 单粒子闩锁 (SEL) 抗扰度高达 87MeV-cm2/mg
- 单粒子功能中断 (SEFI) 抗扰度高达 87MeV-cm2/mg
- 支持 300MHz 至 15GHz 频率的时钟缓冲器
- 超低噪声
- 6GHz 输出时的本底噪声为 –159dBc/Hz
- 6GHz 输出时具有 36fs 附加抖动（100Hz 至 fCLK）
- 5fs 附加抖动 (100Hz - 100MHz)
- 4 个具有相应 SYSREF 输出的高频时钟
- 按 1（缓冲器）、2、3、4、5 和 7 共享分频
- 共享可编程倍频器 x2、x3 和 x4
- 支持引脚模式选项，以便在没有 SPI 的情况下配置器件
- 带有相应 SYSREF 输出的 LOGICLK 输出
- 基于单独的分频组
- 1、2、4 预分频器
- 1（旁路）、2、…、1023 后分频器
- 8 个可编程输出功率级别
- 同步的 SYSREF 时钟输出
- 在 12.8GHz 下，508 次延迟步长调整，每次小于 2.5ps
- 发生器和中继器模式
- SYSREFREQ 引脚的窗口化特性可优化时序
- 针对所有分频和倍频器件的 SYNC 特性
- 2.5V 工作电压
- –55ºC 至 125ºC 工作温度
LMX1906-SP 是具有高频、超低抖动和 SYSREF 输出的缓冲器、分频器和倍频器。该器件可与超低噪声基准时钟源相结合，是时钟控制型数据转换器的典型设计，尤其是在 3GHz 以上采样时。4 个高频时钟输出中的每一个输出以及附加 LOGICLK 输出都与 SYSREF 输出时钟信号配对。JESD 接口的 SYSREF 信号可以在内部生成，也可以作为输入传入，并重新计时为器件时钟。该器件可通过禁用 SYSREF 输出，将多通道、低偏斜、超低噪声本机振荡器信号分配给多个混频器。
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| 顶层文档 | 类型 | 标题 | 格式选项 | 下载最新的英语版本 | 日期 | |
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| * | 数据表 | LMX1906-SP 航天级低噪声高频 JESD204B/C 缓冲器、倍频器和分频器 数据表 (Rev. A) | PDF | HTML | 英语版 (Rev.A) | PDF | HTML | 2025-7-31 |
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| 应用简报 | 经 DLA 批准的 QML 产品优化 (Rev. C) | PDF | HTML | 英语版 (Rev.C) | PDF | HTML | 2025-8-18 | |
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| 证书 | LMX1906EVM-CVAL EU Declaration of Conformity (DoC) | PDF | HTML | 2023-9-14 |
设计与开发
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评估板
LMX1906EVM-CVAL — LMX1906-SP 评估模块
LMX1906-SP 评估模块 (EVM) 旨在评估 LMX1906-SP 的性能，后者是一款四输出、超低附加抖动射频 (RF) 缓冲器、分频器和倍增器。该器件可以缓冲高达 18GHz 的 RF 频率，将 RF 输出倍增至 6.4GHz，并将输出分频至 6.4GHz。包含用于现场可编程门阵列 (FPGA) 和逻辑时钟的独立型辅助时钟分频器，每个输出都包括一个具有皮秒精度和延迟调优能力的系统参考 (SYSREF) 补偿。多个器件可以同步以实现宽时钟分配树。
支持软件
TICSPRO-SW — TICS Pro GUI and Live Programming Tool for Clocking Devices
德州仪器 (TI) 时钟和合成器 (TICS) 专业软件用于对具有以下前缀的产品编号的评估模块 (EVM) 进行编程：CDC、LMK 和 LMX。这些产品包括锁相环和电压控制振荡器 (PLL+VCO)、合成器和时钟器件。
设计工具
PLLATINUMSIM-SW — PLL 环路滤波器、相位噪声、锁定时间和杂散模拟工具
PLLATINUMSIM-SW 是一款仿真工具，允许用户创建我们 PLLatinum™ 集成电路的详细设计和仿真，其中包括 LMX 系列锁相环 (PLL) 和合成器。
| 封装 | 引脚 | CAD 符号、封装和 3D 模型 |
|---|---|---|
| HTQFP (PAP) | 64 | Ultra Librarian |
订购和质量
推荐产品可能包含与 TI 此产品相关的参数、评估模块或参考设计。